一、新型半静态低功耗D触发器设计（论文文献综述）
陈德阳[1]（2021）在《面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现》文中提出近年来,微波多普勒雷达作为传感器用途越来越广泛,其收发机电路设计追求小型化、低成本、低功耗、高灵敏度等性能,其中频率综合器和混频器结构的设计对以上性能有着重大影响。频率综合器决定了发射机的输出频谱纯度,同时也影响着接收机解调噪声。混频器影响着接收机的噪声、线性度等,决定了接收端的信噪比。本文面向X波段雷达传感器应用,对多普勒雷达系统中的关键电路进行研究,基于130nm CMOS工艺对上述电路进行集成化设计。本文首先介绍了频率综合器中常用的锁相环结构,针对实际应用的指标需求,设计了一款电荷泵锁相环。其中对分频器电路进行了抗工艺和温度变化的优化,保证锁相环电路能够稳定工作。该芯片进行了版图设计和加工测试,在13.05mW的功耗下,实现了 10.3GHz-11.3GHz的频率锁定范围,频率步进12.5MHz,相位噪声-55.4 dBc/Hz@10kHz,-95.2 dBc/Hz@1MHz,杂散功率-35.5dBc。其次,基于电荷泵锁相环固有的问题和测试的结果,为了进一步降低功耗并优化相位噪声,本文设计了一款带内噪声优化的亚采样锁相环与倍频器级联的结构,其中实现了低功耗的堆叠式压控振荡器;为了提高性能的一致性和稳定性,本文利用环路反馈设计方法,设计了稳幅电路、占空比控制电路、恒跨导电路,从而稳定环路参数。最终仿真实现的性能为功耗5.7mW,输出频率范围9.6GHz-11.4GHz,最优相位噪声-126dBc/Hz@10kHz,-110dBc/Hz@1MHz,积分有效值抖动为188fs。接着,本文针对零中频接收机中使用的混频器结构进行研究,结合文献中的时变小信号模型分析方法,改进单平衡有源混频器的增益和闪烁噪声模型,设计了一款负阻谐振结构电流注入型低闪烁噪声有源混频器,并通过增加共栅管和可调元件、调整匹配电路,增强了电路的稳定性。该混频器仿真实现的性能为功耗3mW,电压转换增益30dB,低频噪声系数9.1dB@10kHz,高频噪声系数6.1dB@100MHz。
刘煦[2]（2021）在《GM单光子探测器用高精度时间数字转换电路研究》文中进行了进一步梳理单光子探测在激光雷达三维成像、激光测距、荧光寿命成像、激光通信等领域具有广泛应用前景。工作在盖革区的雪崩光电二极管,单个光子即可触发二极管雪崩,产生雪崩电流,是一种很好的单光子器件。基于盖革雪崩光电二极管（GM-APD）焦平面的单光子探测系统具有灵敏度高、探测距离远、测距精度高等特点,它通过计量光子飞行时间实现距离探测。集成时间-数字转换电路（Time to Digital,TDC）的读出电路（Readout Circuit,ROIC）配合GM-APD阵列可精准测量光子飞行时间。TDC的计时精度决定整个探测系统的测距精度,因此时间-数字转换电路是读出电路内关键模块。铟镓砷（InGaAs）APD探测器可应用于短波红外波段,具有探测效率高、制冷要求低、响应速度快、对人眼安全等特点。论文在InGaAs GM-APD单光子探测三维成像、三维测距系统的应用背景下,结合光子飞行时间计时精度高、计时量程大、工作帧频高的应用需求,开展应用于长线列/面阵GM-APD焦平面的高精度时间-数字转换电路研究,具体内容如下:（1）针对线列应用,采用两段式方案,设计一款128×4线列型TDC,满足50μm中心距应用。低段位通过Cyclic算法和Nutt插值技术,在一个探测帧内对时间剩余误差进行多次放大并量化,可在100 MHz参考时钟频率下实现超高精度计时,高段位通过线性反馈移位寄存器扩展计时量程。实测结果表明,TDC可实现78.3 ps时间分辨率,10 k Hz工作帧频下的平均功耗为30.7 m W,具有向更大规模扩展的能力。（2）针对面阵应用,采用局部共享型三段式结构,设计一款64×64低误码率面阵型TDC,满足100μm中心距应用。低段位TDC全阵列共享,基于多相位时钟,实现亚纳秒时间分辨率。低段位和中段位通过延迟采样方式大幅降低锁存误码概率,提升TDC的线性度。实测结果表明,TDC可实现0.5 ns时间分辨率,-0.4 LSB<DNL<0.4 LSB,-0.4 LSB<INL<0.6 LSB,实现了低误码率。（3）面阵型TDC多级分相时钟通过DLL/PLL生成,突破参考时钟周期限制,实现高精度计时。全局时钟信号通过H型时钟网络进入各像素单元,提升各像素计时一致性。实测和后仿真结果表明,DLL锁定范围内,相位噪声低于-127d Bc/Hz@频偏1 MHz,RMS抖动低于3 ps,PLL相位噪声低于-117 d Bc/Hz@频偏1 MHz,RMS抖动低于4 ps,时钟树后仿真各节点信号延迟误差小于1%,满足应用需求。
蒋志林[3]（2021）在《基于GaN HEMT的高频光伏并网微型逆变器的研究》文中研究指明光伏发电（Photovoltaic power generation）是一种基于光电效应的清洁能源生成技术,在电力系统的可再生能源中发挥着重要作用,近年来相关技术发展较快。本文针对传统光伏并网发电方式扩展性差、可靠性低和局部阴影等问题,设计了一种两级式光伏并网微逆变器,其前级和后级都采用新型拓扑结构,并以氮化镓高电子迁移率晶体管（GaN HEMT）代替传统的硅基功率开关器件。本文主要的工作内容包括:（1）研究了GaN HEMT的开关特性,建立了相应的Pspice等效电路模型。在此基础上,针对GaN HEMT驱动电路高速、高准确率的要求,提出了一种带逻辑校正功能的高频低功耗电平移位电路,它能将控制芯片产生的高频1.5 V低电平脉冲转换为5 V高电平驱动脉冲,其上升和下降延时仅为2 ns。（2）针对传统DC-DC转换器输出功率较低的问题,设计了一种基于GaN HEMT的高频类Sepic型DC-DC转换器作为微型逆变器的前级,其在拓扑结构上做了两方面改进:一方面以单个GaN HEMT控制两个反激变压器交错工作,使两个输出电容交替充放电,降低了输出电压纹波,并将额定功率提高了150%,达到500 W;另一方面利用转换器升压特性,添加非隔离式钳位电路,在降低开关电压应力的同时,形成变压器线圈泄漏能量的吸收回路,使转换器的能量效率提高到95.6%。此外,针对传统PWM（Pulse Width Modulation）比较器静态功耗高的问题,设计了一种基于动态参考的动态PWM比较电路,用于降低转换器电压反馈环节的耗能。（3）针对传统带交流旁路的全桥逆变器结构复杂的问题,设计了一种基于GaN HEMT的H5型逆变器作为微型逆变器的后级。该逆变器以一个GaN HEMT代替两个IGBT,减少了功率器件个数,降低了开关损耗。当输出功率为500 W时,该后级逆变器能量效率达96%,较传统逆变器提高了0.8%,且共模漏电流小于14 m A。（4）根据以上设计,制作出两级式微型逆变器的试验样机并加以调试。整机测试结果证明,该微型逆变器满足光伏并网的要求,在输出功率为500 W时,整体的能量效率达到91.2%,总谐波失真仅为3.8%。
鲍施奎[4]（2021）在《基于SAR ADC中电容失配的PUF的研究》文中指出无线传感器网络（Wireless Sensor Network,WSN）如今应用广泛,其中需要利用逐次逼近型模数转换器（SAR ADC）来处理外部模拟信号,然而WSN在进行信号处理时易受到攻击,因此本文提出了基于SAR ADC中电容器失配的物理不可克隆函数（PUF）,在不影响WSN数据处理且不消耗多余硬件资源的条件下为系统提供安全保障。本文对基于SAR ADC中电容失配的PUF进行了研究,具体工作如下:1.基于SMIC 55nm CMOS工艺提出了一款低功耗电荷重分配型SAR ADC:通过优化其电容器阵列的逐次逼近转换方案降低了SAR ADC的功耗;采用了新型栅压自举采样开关电路,使得采样开关线性度得到改善;对动态锁存比较器的结构进行了优化调整,降低了比较器的噪声与失调等问题对电路的影响;数字SAR逻辑采用同步控制,通过适时使D触发器自锁,从而降低了控制逻辑中寄存器组的功耗。2.对SAR ADC以及基于电容失配的PUF的工作原理进行分析,给出了基于SAR ADC中电容失配的PUF的理论基础以及工作原理。然后在所设计的低功耗SAR ADC基础上实现了基于电容失配的PUF,并对该PUF进行了大量的蒙特卡洛仿真。通过cadence的spectre对SAR ADC电路进行整体仿真,在采样频率为1MHz、输入信号频率为16.601k Hz的条件下,本文所设计的SAR ADC的SFDR为73.6d B,有效位数ENOB为9.81位,全局电源电压VDD为1.2V时整体电路的平均功耗为1.4u W,计算得出FOM值为1.55f J/conversion-step。统计计算所提出的PUF的平均片间汉明距离为0.48、平均片内汉明距离为0.01,表明PUF的稳定性与唯一性表现良好,并且大量仿真数据表明PUF响应输出的均匀性也表现良好,符合无线传感器网络的安全要求。
欧阳煜东[5]（2021）在《基于逐次逼近架构的混合型高速模数转换器设计》文中认为作为实现模拟世界与数字世界之间的桥梁,模数转换器（Analog to Digital Converter,ADC）被广泛应用于无线通信、航空航天、仪器仪表、智能传感等领域。近年来,通信技术突飞猛进,对更快采样率无止境的需求驱动着数据转换器不断向前发展,对于具有良好的动态性能、高采样率且具有中频、射频采样能力的高分辨率模数转换器的需求一直热度不减。对于无线通讯、毫米波成像系统、光通信、认知雷达等,要求ADC精度高于10位,采样速率大于100MHz,并逐步向GHz发展,为了兼具高速、高精度,流水线式（Pipelined）架构通常为首选,但其功耗、面积开销不可小觑。逐次逼近（Successive Approximation Register,SAR）型模数转换器由于其电荷利用率高、模块精简而被广泛应用在各种低功耗、低成本场合,而囿于工艺,早期SAR ADC的采样率始终难以达到通信级别。而近些年,随着工艺技术的更迭,得益于SAR架构的工艺兼容性,SAR ADC及其混合结构在一些高速应用场景逐渐崭露头角。为开展课题,首先对国内外ADC发展进行调研,将ADC分为低功耗、高精度、高速三种设计导向,总结发展趋势;再者,对近年高速SAR ADC解决方案及具体技术进行深入探究;最后,根据项目要求设计了两款基于SAR结构的ADC:12位100MS/s Flash-SAR ADC、应用于Pipelined-SAR结构中的9位250MS/s SAR ADC。12位100MS/s Flash-SAR ADC采用TSMC 65nm工艺制程,在本设计中有如下创新:提出一种温度计码-二进制码混合控制时序,有利于元件匹配与后续数字辅助技术实施;实现了一种带正反馈负载、动态偏置技术的高速比较器,提升响应速度,同时降低功耗;设计了一种带有自动优化延时的异步时钟逻辑,能够最大程度延长参考电平建立时间,减小动态误差。经仿真验证,本ADC在三种代表性工艺角下均呈现良好性能,最差情况下SINAD为71.89d B,SFDR为89.26d Bc,ENOB为11.65位;ADC核心电路在1.2V电源轨条件下功耗为5.5m W,片内参考电压缓冲器在1.2V电源轨条件下静态电流为15m A,输出电压600m V;核心电路版图面积为820μm×740μm。9位250MS/s SAR ADC采用TSMC 28nm工艺制程,有别于单独SAR ADC设计,考虑到其作为复合结构中的一级,需要注意前后两级摆幅关系,在本设计中有如下亮点:对双控制路径式栅压自举开关做出优化设计,实现动态性能的提升;设计了一种带有自校准模块的比较器,提升精度;设计了一种动态电平移位器,相比传统结构在速度、功耗、面积上都占优势。最终经仿真验证,本ADC在三种代表性工艺角下均呈现良好性能,最差情况下SINAD为53.98d B,SFDR为72.93d Bc,ENOB为8.67位,ADC核心电路在1V电源轨条件下功耗为2.7m W,片内参考电压缓冲器在1.8V电源轨条件下静态电流为3.1m A;核心电路版图面积为210μm×60μm。
张小元[6]（2020）在《高速逐次逼近型模数转换器的研究与设计》文中指出逐次逼近型模数转换器（SAR ADC）以其面积小、功耗低的优点,在无线通信领域和便携式仪器设备行业得到广泛的应用。随着CMOS工艺技术的不断发展和系统速度的不断提高,对高速SAR ADC的需求不断增加。国内外研究人员提出了许多新技术用于提高SAR ADC的速度,其中,时域交织技术和异步时钟控制技术被广泛运用于SAR ADC的设计中。一些电容阵列的补偿技术也有利于提高ADC的速度和降低电路的整体功耗。首先,本文对DAC电容阵列的电容开关时序和冗余补偿方法进行了深入研究。从SAR ADC的组成结构上看,DAC电容阵列的结构和性能对SAR ADC系统整体的精度、速度以及功耗的影响最大。本文分析比较了传统电容开关时序和单调电容开关时序在平均开关功耗和速度上的差距,从中得出单调电容开关时序的平均开关功耗更低,速度更快。对非二进制冗余补偿法、二进制冗余补偿法以及二进制冗余重组法的原理进行了详细的介绍,并将这三种方法同时用于10位SAR ADC的设计,对比它们的设计难度和总建立时间,得出二进制冗余重组法的设计难度比非二进制冗余补偿法小,总建立时间比二进制冗余补偿法短,因此综合考虑采用二进制冗余重组法电容阵列。对电容DAC的两级参考法的工作原理分析,得出该方法能够进一步减少SAR ADC的面积和功耗。将单调电容开关时序、二进制冗余重组法以及两级参考法相结合,同时用于本次高速SAR ADC的设计中,极大地提高了SAR ADC的速度,降低了系统功耗。根据最终电容DAC的结构,设计了数字逻辑校准电路,完成12位数字码到10位数字码的转换。其次,对高速动态锁存比较器和SAR逻辑控制电路进行了深入研究。对高速动态锁存比较器电路进行了改进,通过加快电路输出节点的充放电速度,增加了电路的比较和复位速度,设计了将输入采样时钟转换成高速比较器时钟的时钟转换电路。对SAR逻辑控制电路,为了保证SAR ADC的精度满足要求,在时序控制方面,仍采用传统的电路结构,但对电容DAC的控制电路,采用了与比较器类似的动态锁存结构,主要是为了进一步降低系统的功耗。最后,为了能够进一步提高SAR ADC的整体速度,对时域交织技术进行了研究。对影响时域交织型SAR ADC性能的主要因素,特别是时钟偏差因素进行了重点分析。分析对比了锁相环（PLL）、延迟锁相环（DLL）和时钟分频电路的优缺点,认为时钟分频器在面积、功耗以及设计难度方面有一定的优势,并对时钟分频器电路输出时钟偏差进行了仿真,设计了相关的时钟偏差校准电路。在以上关键技术研究基础上,本文设计了10位320MS/s SAR ADC。该设计基于TSMC40nm CMOS工艺,在320MS/s采样频率和奈奎斯特输入频率下,电路后仿真得到的整体功耗约为2.2m W,SNDR约为55.2d B,有效位数约为8.9。电路总面积约为0.031mm2。
成凯[7]（2020）在《10bit 1MS/s超低功耗SAR ADC设计》文中研究表明当今社会飞速发展,人们对自身的身体健康和生活品质更加注重,大量智能可穿戴设备和生物医疗检测设备应用而生,这类可穿戴设备小巧便捷,内含多种传感器芯片,时时刻刻检测着人体的各项生理指标,因其应用场景的特殊性,其相比于其他电子设备对电池的续航能力要求更高,而电池技术的发展依然处于瓶颈期,为了解决这个问题,研究人员将目光转向产品的低功耗设计,模数转换器（ADC）作为这类传感器的核心,降低其功耗显得尤为必要。因为这类生物电信号具有低速,中等精度的特点,加之对功耗的严格要求,相比于其他类型的ADC,逐次逼近型模数转换器（SAR ADC）以其结构简单,面积小且功耗超低的特点而被广泛采用。本文基于SMIC 55nm CMOS工艺设计了一款超低功耗的SAR ADC,提出了基于传输门的新型栅压自举开关,有效的改善了采样开关的线性度和谐波失真,同时通过Matlab建模优化了Tri-level电容型数模转换器（CDAC）算法,提出了高位电容隔离技术,并结合改进的CDAC方案,减少了转换过程中最高位电容的翻转频率,相比于传统的转换方案实现了99.5%的能量的降低。针对高位隔离开关引入的非线性等问题对采样电路做了调整,采用栅压自举开关代替了原有的传输门,加快了DAC的建立时间,提高了整体设计的线性度,比较器采用动态锁存比较器,并针对失调和回踢噪声等问题做了结构和参数的调整和优化;控制逻辑部分采用异步控制,增加了三输入与门使D触发器形成自锁,在每个转换周期内,仅有一个D触发器发生反转,从而降低了寄存器组的功耗。最后,整体电路在Cadence的spectre中完成了仿真,在1MSps的采样率,16.601KHz的输入频率下,SNDR约为60.3 d B,SFDR约为73.6d B,所设计SAR ADC的ENOB为9.81位,在1.1V电源供电下,消耗的总功耗为954n W,从而使所设计SAR ADC的FOM值下降到1.041f J/conversion-step。
刘航[8]（2020）在《12-bit带有斩波稳定的高温逐次逼近型ADC设计》文中研究表明随着电子技术的不断发展,数字系统由于其稳定性强、易传输、抗干扰等优点在各种研究领域中广泛应用,并不断延伸形成众多独立学科。数字电路处理的对象为数字信号,但生活中大多数自然信号都是模拟信号如温度、光照、声音等。与数字信号相比,模拟信号易受噪声等影响、处理成本高,一般需要将模拟信号转换为数字信号,而模数转换的核心—模数转换器（Analog-Digital Converter,ADC）的研究至关重要。逐次逼近型模数转换器（SARADC）作为众多ADC结构中的一种,具有低功耗、高分辨率的特点,目前已广泛应用于汽车电子、石油化工等领域。但随着应用环境复杂度的不断提升,特别是高温环境为重点的高精尖领域,基于传统常温结构的SARADC已无法满足高温条件下的性能水平要求,这也是近几年SARADC研究领域中亟待解决的重要问题。我国在高温芯片研究方面还存在许多空白,尤其以耐高温ADC方向研究较少。因此,本文分别展开了高温SARADC芯片的电路原理设计,物理版图设计等方面的研究,并设计出了 12bit带有斩波的高温SAR ADC芯片。在12bit高温SAR ADC设计过程中,针对SAR ADC采样保持模块的闪烁噪声和非线性因素对采样信号精度影响的问题,本文建立了一种新型带有斩波稳定采样保持结构的数学模型。并基于上述模型分析了信号的时域特性和频域特性,从降噪能力、电路复杂程度、功耗和采样速度四个方面出发,对斩波稳定采样保持电路结构进行了研究。最后,设计实现了一款带有斩波的满足12位高温SARADC性能要求的采样保持电路。进一步针对高温条件下SARADC高精度、高采样速率的实现进行了研究。从电路设计和版图设计两个方面出发,一方面采取斩波降噪方法提高了 SARADC采样信号的准确度,另一方面采用中心对称、四方交叉等版图优化方法降低了高温器件失配引起的噪声,优化提升了高温SAR ADC的精度。基于0.18 μm CMOS工艺,设计实现了一款12位高温SAR ADC芯片,后仿真结果表明在正常工作温度下,该芯片具有1MHz的带宽采样频率和10.65位的有效位数;在高电源电压10V、高温175℃的条件下,该芯片可达到10-bit的有效位数和62dB的信噪比。本设计在满足12位高温SARADC性能要求的基础上,进行了流片制作,获得了实物芯片。
杨进[9]（2020）在《基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究》文中研究说明目前,薄膜晶体管（TFT）已发展成一个巨大的产业,应用于显示器等领域,业界主流的TFT技术有低温多晶硅（LTPS）、非晶硅（a-Si）和氧化物TFT。随着新兴电子技术的出现,以可穿戴电子和柔性显示为代表,薄膜集成电路变得越来越重要,并且对薄膜材料性能提出了新的要求,比如成本低,可柔性,稳定性高等。a-Si的场效应迁移率低,而且在可见光或偏压下阈值电压会发生漂移。LTPS受限于多晶特性均一性相对较低且工艺复杂导致成本高。新兴的有机半导体、碳纳米管等TFT近年来发展也很迅速,但因还存在稳定性、纯度等问题,产业技术成熟度还需进一步提升。非晶铟镓锌氧（a-IGZO）的出现使氧化物半导体受到越来越多的关注。相比于其他主流TFT技术,氧化物半导体具有可见光下透明、场效应迁移率高、稳定性和均一性好、可低温甚至室温制备（因此可在柔性衬底上加工）、成本低等优点。当前报道的氧化物电路大部分是单极技术,特别是基于IGZOTFT。造成这种现状的根源在于难以获取高性能的P型氧化物TFT。然而与单极技术相比,互补技术展现了全方面的优势,包括但不限于功耗低、抗干扰能力强、集成度密度高、轨对轨输出等。为了实现氧化物互补电路,一些课题组采用了混合互补技术,使用有机或者其他材料的P型TFT与N型氧化物TFT搭配,取得了不错的电路性能。混合互补技术最大的问题在于工艺复杂和解决工艺兼容带来的高成本。在报道的有限P型氧化物材料中,氧化亚锡（SnO）被认为是最有前途的材料之一,主要是由于空穴迁移率高,可低温大规模制备,且稳定性好。基于全氧化物半导体的互补技术理论上是最佳方案,尽管有一些相关的文献报道,但是发展十分缓慢,研究的电路还局限在反相器、逻辑门、环形振荡器等简单电路单元,这些电路功能单一,集成度低。更重要的是在时序逻辑电路方面,特别是触发器的研究还是空白。为了更快推动氧化物半导体应用于新兴领域,提升全氧化物互补电路的功能和规模迫在眉睫。任何集成电路技术的发展都需要精准的器件模型在仿真时准确地预测电路行为,因为这样能够让电路设计变得更加高效并且节约成本。主流建模方法为半经验法,在载流子输运机制和材料特性的基础上添加一些拟合函数或者经验参数。当前研究氧化物TFT模型的文献基本局限于N型TFT,可以满足单极氧化物电路仿真的需求,由于P型氧化物TFT的一些物理机制尚不明确,使用半经验法建模存在极大的挑战,导致相关研究非常少,这也是其他新型半导体材料正在或即将面临的问题。因此,寻找一种不考虑物理机制和材料特性的建模方法有利于推动全氧化物互补电路仿真技术的发展,也为其他新型半导体材料提供参考。论文针对氧化物半导体在互补集成电路方面发展落后的现状,以N型IGZO TFT和P型SnO TFT为基础,设计并研制了大面积均匀且稳定性好的高性能互补反相器,并首次制备出静态随机存取存储器（SRAM）,也首次系统地制备了三种类型的触发器,特别是边沿D触发器的实现填补了当前研究空白。基于边沿D触发器并集成90个TFTs,本论文设计并成功制备了一个2位二进制可逆计数器,并从功能和良品率两方面论证了 N-IGZO与P-SnO大规模互补集成的可能性。论文详细分析了这些电路的电学性能,并将它们的性能参数与已报道的文献进行了比较。首次将人工神经网络（ANN）建模方法应用于SnO TFT,并在电路仿真软件平台实现了器件特性仿真。论文的主要研究内容如下:1.高性能反相器出色的器件均一性是大规模集成电路正常工作的必要前提。目前P型氧化物TFT仍处于起步阶段,很少有文献做过相关实验。本论文从所研制的P型SnO TFTs中随机选取8个,通过计算在不同VDs下它们阈值电压的平均值和标准方差,对器件性能均一性进行了评估。这些SnO TFTs展现了和IGZO TFTs一样出色的均一性。反相器是现代电路系统的基石,评价反相器性能的参数主要有三个:开关阈值电压（VsP）,最大电压增益（Gainmax）和噪声容限水平（或者过渡宽度）。当SnO TFT宽长比与IGZO TFT宽长比的比值（A）为8时,能够使VSP接近理想状态,等于电源电压一半（VDD/2）。在1 cm × 1 cm的衬底上随机挑选N=8但IGZO TFT宽长比不同的12个反相器。对核心参数进行离散度分析,在VDD=8 V时,VSP为4±0.022 V,意味着每个反相器的VSP都达到理想状态,且高、低噪声容限水平均衡;过渡宽度仅为1.04±0.024 V,有效输入电压比例高达87.5%,抗干扰能力极强;Gainmax为113±16.5,最高值达到142,打破了当时全氧化物互补反相器的Gainmax记录。相对文献报道的氧化物互补反相器存在以上三个核心性能参数不能兼顾的问题,本实验制备的反相器首次同时实现了理想的VSP、高的噪声容限水平且两者均衡和极高的Gainmax,并且出色的性能完全可重复。2.高性能SRAMSRAM单元对于数据处理是必不可少的电路模块。论文首次制备出全氧化物互补SRAM单元,面积只有0.0208 mm2,在报道的基于柔性半导体的SRAM单元中是最小的。基于传统的静态电压传输特性曲线方法研究了读、写和保持状态下的工作稳定性,通过图形化的方式提取出读、写和保持静态噪声容限,分别为1.43、1.67和2.3 V。另外,SRAM单元的疲劳测试以及在空气中放置5个月后重新测试的静态电压传输特性显示无论是长时间工作或者长期暴露在空气中都具有很好的稳定性。由于SRAM单元在读操作时更容易失败,N曲线方法也被用于分析读稳定性,静态电流和电压噪声容限分别为13 μA和2.05 V。数据写入时间是一个非常重要的参数,越短越好,可从动态波形中提取。写“1”和写“0”的转换时间分别为121和82 μs,和其他基于柔性半导体的SRAM单元相比,这是最短的写入时间。研究结果表明,使用氧化物半导体制备的互补SRAM拥有出色的性能,具有极高的潜力用于大规模柔性电子中的数据存储和处理。3.时序逻辑电路当前还没有文献报道全氧化物互补边沿D触发器,更不用说功能复杂且集成度更高的时序逻辑电路,研究进度远远落后于单极电路等。论文首次制备出全氧化物互补边沿D触发器,并研究了边沿D触发器输出信号对输入信号电压范围变化的鲁棒性,发现即使输入信号的高、低电平电压差小至1 V（高电平电压为4.5 V,低电平电压为3.5 V）,输出信号仍然能够保持不变。其次,从动态波形中提取了边沿D触发器的延迟时间。从“0”到“1”和从“1”到“0”的传播延迟时间分别为17和40 μs,相应的传输延迟时间分别为31.6和46.3 μs。与基于有机半导体的互补边沿D触发器相比,这样的延迟时间也是非常短的。最后,基于高性能互补边沿D触发器,论文使用90个TFTs设计并成功制备了一个2位二进制可逆计数器,实现了加计数和减计数功能。该电路良品率为55%,简单折算成单个TFT的良品率为99.34%。论文从功能和良品率两方面论证了N-IGZO与P-SnO大规模互补集成的可能性。4.SnO TFT器件模型仿真技术是薄膜集成电路技术发展过程中必不可少的一环,然而由于缺乏精准的SnOTFT模型,全氧化物互补电路的仿真工作便无从谈起。论文首次将ANN应用于SnO TFT建模,选择多层感知器神经网络并采用反向误差传播算法。根据影响漏-源电流（IDS）的内部和外部参数,模型确定了三个输入变量和一个输出变量。训练样本为7个不同W/L值SnO TFTs的输出特性曲线。论文研究了样本容量大小对性能和迭代时间的影响,确定了恰当的电压采样间隔。另外,神经元数量和迭代次数分别设置为50和500。使用平均绝对相对误差（MARE）计算ANN模型的精度。将漏-源电压（VDS）的一部分电压范围用于训练神经网络,剩余电压范围用于预测IDS,开态电流MARE为2.25%。同样使用一部分栅-源电压（VGS）范围预测IDS,开态电流MARE为0.3%。可见建立的SnO TFT模型精度足够高,能够满足电路仿真要求。最后,从ANN模型到可用于电路仿真软件的模型还需要使用Pspice语言转换为Pspice模型,论文也顺利完成了这一部分的工作。
何凯[10]（2020）在《面向IoT的频率综合器中小数分频器设计》文中研究表明物联网（Internet of Things,IoT）是能够让不同物体实现相互联系的通信网络,由于IoT应用需要大量传感器节点,锁相环频率综合器作本振的射频收发机是IoT传感器节点的核心部分,需要降低功耗、减小面积。论文的研究目的是,通过设计功耗低、空闲音少的小数分频器来提高应用于IoT的频率综合器性能。论文首先综述了小数分频器的研究背景以及小数分频器设计面临的问题,然后介绍了小数分频器各个模块的结构和工作原理,在此基础上,论文设计了由可编程分频器和数字∑-△调制器组成的小数分频器,提出了一种只有5条支路的模2/3分频器的改进设计作为双模预分频器的同步电路,它通过将组合逻辑电路嵌入到真单相时钟分频器来提高电路工作频率,通过简化触发器结构来降低功耗。另外,为了提高锁相环输出频谱纯度,本文还设计了一种位宽为20bit的最大序列长度的3阶∑-△调制器,通过在一阶调制器单元中增加反馈支路,将调制器序列长度扩展到23×20量级,改善了调制器的噪声性能。本次设计基于TSMC 55nm CMOS工艺,完成了电路图设计及前仿真、版图设计及后仿真和流片测试。流片测试结果表明:在1V电源电压下,在不同模式下,分频器的相位噪声不超过-146d Bc/Hz@1MHz。后仿真结果表明:电源电压为1V时,不同工艺角下,小数分频器的功耗最高为0.679m W,工作频率范围是1GHz～4.5GHz,连续分频比范围是56～255,可编程分频器在1k Hz频偏处的相位噪声不超过-143d Bc/Hz,在1MHz频偏处的相位噪声不超过-160d Bc/Hz。
二、新型半静态低功耗D触发器设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、新型半静态低功耗D触发器设计（论文提纲范文）
（1）面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 国内外研究现状和发展趋势 |
| 1.2.1 锁相环频率综合器研究现状 |
| 1.2.2 低闪烁噪声有源混频器研究现状 |
| 1.3 论文研究内容和结构安排 |
| 1.3.1 研究内容 |
| 1.3.2 结构安排 |
| 第二章 多普勒雷达电路关键技术基础 |
| 2.1 锁相环结构和理论基础 |
| 2.1.1 反馈环路基础 |
| 2.1.2 锁相环的基本原理和性能指标 |
| 2.1.3 锁相环环路分析 |
| 2.2 混频器结构和理论基础 |
| 2.2.1 混频器的基本原理和性能指标 |
| 2.2.2 闪烁噪声的来源 |
| 2.3 低功耗、低噪声设计方法 |
| 2.3.1 低功耗 |
| 2.3.2 低噪声 |
| 2.4 本章小结 |
| 第三章 电荷泵锁相环电路设计、仿真及实现 |
| 3.1 电荷泵锁相环架构设计 |
| 3.1.1 指标分析与方案设计 |
| 3.1.2 设计关键问题与难点 |
| 3.2 压控振荡器设计 |
| 3.2.1 分类 |
| 3.2.2 设计方案 |
| 3.3 分频器设计 |
| 3.3.1 分类 |
| 3.3.2 电流模逻辑结构 |
| 3.3.3 吞咽式计数分频器 |
| 3.4 其他模块设计 |
| 3.4.1 鉴频鉴相器 |
| 3.4.2 电荷泵 |
| 3.4.3 环路滤波器 |
| 3.4.4 测试电路 |
| 3.5 仿真与版图设计 |
| 3.5.1 各模块仿真 |
| 3.5.2 锁相环仿真及噪声拟合 |
| 3.5.3 版图设计 |
| 3.6 加工与测试 |
| 3.6.1 芯片加工 |
| 3.6.2 直流测量 |
| 3.6.3 时域测量 |
| 3.6.4 频域测量 |
| 3.6.5 功能测试 |
| 3.6.6 性能总结与比较 |
| 3.7 本章小结 |
| 第四章 亚采样锁相环电路设计及仿真 |
| 4.1 倍频式亚采样锁相环架构设计 |
| 4.1.1 亚采样锁相环电路设计 |
| 4.1.2 设计关键问题与难点 |
| 4.2 压控振荡器设计 |
| 4.2.1 压控振荡器 |
| 4.2.2 缓冲级放大器设计 |
| 4.2.3 堆叠式设计 |
| 4.2.4 稳幅电路设计 |
| 4.3 亚采样结构设计 |
| 4.3.1 亚采样鉴相器 |
| 4.3.2 亚采样电荷泵 |
| 4.3.3 占空比控制电路设计 |
| 4.3.4 恒跨导结构设计 |
| 4.4 倍频器设计 |
| 4.5 锁频环设计 |
| 4.6 仿真结果 |
| 4.6.1 关键电路仿真结果 |
| 4.6.2 环路稳定性与噪声性能分析 |
| 4.6.3 整体电路仿真结果与性能比较 |
| 4.7 本章小结 |
| 第五章 有源混频器电路设计及仿真 |
| 5.1 模型分析 |
| 5.1.1 转换增益分析 |
| 5.1.2 噪声模型分析方法 |
| 5.2 模型改进与验证 |
| 5.2.1 转换增益模型改进与验证 |
| 5.2.2 闪烁噪声模型改进与验证 |
| 5.2.3 等效输入噪声分析 |
| 5.3 电路结构设计与改进 |
| 5.4 性能分析和比较 |
| 5.5 本章小结 |
| 第六章 总结和展望 |
| 6.1 本文总结 |
| 6.2 后续展望 |
| 参考文献 |
| 致谢 |
（2）GM单光子探测器用高精度时间数字转换电路研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1 章 引言 |
| 1.1 研究意义及背景 |
| 1.1.1 课题研究与应用背景 |
| 1.1.2 课题研究意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.2.1 国外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织架构 |
| 第2 章 时间-数字转换电路设计基础 |
| 2.1 近红外单光子探测工作原理 |
| 2.1.1 InGaAs GM-APD工作原理 |
| 2.1.2 激光主动测距工作原理 |
| 2.1.3 多段式TDC计时原理 |
| 2.1.4 Cyclic型 TDC计时原理 |
| 2.2 时钟驱动型读出电路架构 |
| 2.2.1 通道独享型架构 |
| 2.2.2 全局共享架构 |
| 2.2.3 局部共享型架构 |
| 2.3 线列/面阵型TDC性能参数分析 |
| 2.3.1 时间分辨率 |
| 2.3.2 计时量程 |
| 2.3.3 非线性特性 |
| 2.3.4 时钟网络 |
| 2.3.5 功耗 |
| 2.4 本章小结 |
| 第3 章 低功耗高精度两段式线列型TDC设计 |
| 3.1 线列TDC整体架构设计 |
| 3.2 低功耗高精度关键电路设计 |
| 3.2.1 时间放大器设计 |
| 3.2.2 Cyclic TDC设计 |
| 3.3 线列电路系统版图设计 |
| 3.4 本章小结 |
| 第4 章 低误码率高精度三段式面阵型TDC设计 |
| 4.1 阵列TDC整体架构设计 |
| 4.2 基于DLL的低抖动多相位时钟产生电路 |
| 4.2.1 TSPC型D触发器 |
| 4.2.2 双边沿触发型鉴相器 |
| 4.2.3 差动型电荷泵 |
| 4.2.4 压控延迟链 |
| 4.2.5 多相位时钟 |
| 4.3 基于PLL的分频可调多相位时钟产生电路 |
| 4.3.1 上升沿触发型鉴频鉴相器 |
| 4.3.2 环形振荡器 |
| 4.3.3 可编程计数器 |
| 4.4 高均匀性时钟网络设计 |
| 4.4.1 H型时钟网络设计 |
| 4.4.2 时钟网络后仿真分析 |
| 4.5 高精度低误码TDC关键电路设计 |
| 4.5.1 低误码率时钟信号锁存电路 |
| 4.5.2 中段位低误码TDC设计 |
| 4.5.3 高段位TDC设计 |
| 4.5.4 三段式TDC仿真验证 |
| 4.6 TDC阵列系统与版图设计 |
| 4.6.1 单像素电路设计 |
| 4.6.2 阵列系统版图设计 |
| 4.7 本章小结 |
| 第5 章 高精度时间-数字转换电路测试与分析 |
| 5.1 GM-APD焦平面用高精度TDC专用测试平台搭建 |
| 5.2 低抖动延迟锁相环测试与分析 |
| 5.2.1 DLL功能与锁定范围测试 |
| 5.2.2 DLL相位噪声/RMS抖动测试 |
| 5.2.3 DLL静态相位误差测试 |
| 5.2.4 测试小结 |
| 5.3 分频系数可调锁相环测试与分析 |
| 5.3.1 PLL功能与锁定范围测试 |
| 5.3.2 抖动/相位噪声测试 |
| 5.3.3 测试小结 |
| 5.4 低功耗超高精度线列型TDC测试与分析 |
| 5.4.1 功能与时间分辨率测试 |
| 5.4.2 非线性性能测试 |
| 5.4.3 测试小结 |
| 5.5 低误码高精度阵列型TDC测试与分析 |
| 5.5.1 功能与时间分辨率测试 |
| 5.5.2 非线性性能测试 |
| 5.5.3 测试小结 |
| 5.6 本章小结 |
| 第6 章 总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（3）基于GaN HEMT的高频光伏并网微型逆变器的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 微型逆变器的国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 微型逆变器的理论基础 |
| 1.3.1 微型逆变器的拓扑结构 |
| 1.3.2 微型逆变器的性能参数 |
| 1.4 本文主要研究内容及工作安排 |
| 第二章 GaN HEMT器件及其驱动电路的研究 |
| 2.1 GaN HEMT的器件结构与制作工艺 |
| 2.1.1 GaN HEMT的器件结构 |
| 2.1.2 GaN HEMT的制作工艺 |
| 2.2 GaN HEMT的等效电路模型和开关特性 |
| 2.2.1 GaN HEMT的等效电路模型 |
| 2.2.2 GaN HEMT的开关特性 |
| 2.3 GaN HEMT驱动中高电平移位电路的设计 |
| 2.3.1 传统高电平移位电路 |
| 2.3.2 新型高电平移位电路 |
| 2.3.3 新型高电平移位电路的功能验证 |
| 2.4 本章小结 |
| 第三章 基于GaN HEMT的类Sepic型 DC-DC转换器的设计 |
| 3.1 传统DC-DC拓扑结构 |
| 3.2 基于GaN HEMT的类Sepic型 DC-DC转换器 |
| 3.2.1 类Sepic转换器模态转换的分析 |
| 3.2.2 类Sepic转换器电压增益与功耗分析 |
| 3.2.3 类Sepic转换器的硬件电路设计 |
| 3.3 类Sepic转换器PWM比较电路的设计 |
| 3.3.1 传统静态PWM比较器 |
| 3.3.2 基于动态比较器的新型PWM比较电路 |
| 3.3.3 新型PWM比较电路的原理分析 |
| 3.3.4 新型PWM比较电路的功能验证 |
| 3.4 类Sepic转换器的仿真分析 |
| 3.5 本章小结 |
| 第四章 基于GaN HEMT的 H5 型逆变器的设计 |
| 4.1 传统电压型逆变拓扑结构 |
| 4.2 基于GaN HEMT的 H5 型逆变器 |
| 4.2.1 H5 型逆变器模态转换的分析 |
| 4.2.2 H5 型逆变器损耗计算 |
| 4.3 H5 型逆变器传递函数与硬件电路的设计 |
| 4.3.1 H5 型逆变器传递函数 |
| 4.3.2 H5 型逆变器硬件电路 |
| 4.4 H5 型逆变器的仿真分析 |
| 4.5 本章小结 |
| 第五章 微型逆变器系统的硬件设计与测试 |
| 5.1 微型逆变器并网辅助电路的设计 |
| 5.1.1 输出电流检测电路 |
| 5.1.2 电网电压过零检测电路 |
| 5.1.3 过温保护电路 |
| 5.2 微型逆变器试验样机的制作与测试 |
| 5.2.1 微型逆变器PCB布局布线 |
| 5.2.2 微型逆变器测试环境 |
| 5.2.3 测试结果分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间发表的论文 |
（4）基于SAR ADC中电容失配的PUF的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 PUF的应用 |
| 1.3 PUF的国内外研究现状及发展趋势 |
| 1.4 论文主要工作及内容安排 |
| 第二章 SAR ADC PUF相关的基础概念 |
| 2.1 PUF的简介 |
| 2.1.1 PUF的定义 |
| 2.1.2 PUF特性 |
| 2.1.3 PUF面临的攻击 |
| 2.1.4 PUF的几种典型结构 |
| 2.2 SAR ADC概述 |
| 2.2.1 SAR ADC简介 |
| 2.2.2 几种SAR ADC结构 |
| 2.2.3 SAR ADC基本原理 |
| 2.2.4 SAR ADC性能指标 |
| 2.3 基于SAR ADC PUF的提出 |
| 2.4 本章总结 |
| 第三章 SAR ADC PUF实现的基础与原理 |
| 3.1 基于电容失配的PUF的实现 |
| 3.1.1 基于电容失配的PUF的基本原理 |
| 3.1.2 传统基于电容失配的PUF的局限性 |
| 3.2 SAR ADC PUF实现原理 |
| 3.2.1 SAR ADC中的电容失配 |
| 3.2.2 SAR ADC PUF原理 |
| 3.3 本章小结 |
| 第四章 低功耗SAR ADC设计与仿真 |
| 4.1 低功耗SAR ADC的电路设计 |
| 4.1.1 SAR ADC整体电路及算法优化 |
| 4.1.2 栅压自举电路的优化 |
| 4.1.3 动态锁存比较器设计 |
| 4.1.4 电容阵列隔离开关设计 |
| 4.1.5 数字SAR逻辑电路设计 |
| 4.2 低功耗SAR ADC整体仿真 |
| 4.2.1 整体电路功能仿真 |
| 4.2.2 比较器电路仿真结果 |
| 4.2.3 数字SAR逻辑功能仿真 |
| 4.2.4 SAR ADC静态特性仿真 |
| 4.2.5 SAR ADC动态特性仿真 |
| 4.2.6 SAR ADC的功耗表现 |
| 4.3 本章小结 |
| 第五章 基于SAR ADC的 PUF的实现 |
| 5.1 SAR ADC PUF的电路实现 |
| 5.2 SAR ADC PUF的仿真评估 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 研究展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（5）基于逐次逼近架构的混合型高速模数转换器设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 缩写、符号、术语清单 |
| 1 绪论 |
| 1.1 研究背景 |
| 1.1.1 第五代(5G)通信技术 |
| 1.1.2 逐次逼近及其混合结构的崛起 |
| 1.2 国内外SAR ADC研究动态与发展趋势 |
| 1.2.1 低功耗SAR ADC |
| 1.2.2 高精度SAR ADC |
| 1.2.3 高速SAR ADC |
| 1.3 论文研究内容及创新点 |
| 1.4 论文结构及章节内容安排 |
| 2 高速SAR ADC技术 |
| 2.1 高速SAR ADC架构 |
| 2.1.1 两级结构Flash-SAR ADC |
| 2.1.2 2-Bit/ Cycle SAR ADC |
| 2.1.3 Pipelined-SAR ADC |
| 2.1.4 VCO-SAR ADC |
| 2.1.5 TI-SAR ADC |
| 2.2 高速SAR ADC模块设计 |
| 2.2.1 栅压自举开关 |
| 2.2.1.1 经典三电容式栅压自举开关 |
| 2.2.1.2 预充电式栅压自举开关 |
| 2.2.1.3 双控制路径式栅压自举开关 |
| 2.2.2 比较器 |
| 2.2.2.1 Strong-Arm结构比较器 |
| 2.2.2.2 双尾电流源结构比较器 |
| 2.2.2.3 预放大器与锁存器级联结构 |
| 2.2.3 数模转换结构 |
| 2.2.4 异步时钟电路 |
| 2.2.5 SAR逻辑电路 |
| 2.3 本章小结 |
| 3 12位100MS/s Flash-SAR ADC设计 |
| 3.1 Flash-SAR ADC综述 |
| 3.2 Flash-SAR ADC系统级设计 |
| 3.2.1 Flash-SAR ADC整体结构 |
| 3.2.2 Flash-SAR ADC工作时序 |
| 3.2.3 Flash-SAR ADC增益误差分析 |
| 3.2.4 Flash-SAR ADC片外数字校准技术 |
| 3.3 Flash-SAR ADC电路级设计 |
| 3.3.1 Flash级比较器 |
| 3.3.2 SAR级比较器 |
| 3.3.3 栅压自举开关 |
| 3.3.4 电容阵列与切换时序 |
| 3.3.4.1 电容阵列 |
| 3.3.4.2 单位电容取值建模分析 |
| 3.3.4.3 切换时序 |
| 3.3.5 数字逻辑 |
| 3.3.5.1 逐次逼近逻辑电路 |
| 3.3.5.2 异步时钟产生电路 |
| 3.3.5.3 冗余校正数字逻辑电路 |
| 3.3.6 参考电压缓冲电路 |
| 3.3.6.1 传统RVBuffer结构 |
| 3.3.6.2 改进型RVBuffer结构 |
| 3.3.6.3 本设计中RVBuffer结构 |
| 3.4 Flash-SAR ADC版图设计 |
| 3.4.1 比较器版图 |
| 3.4.2 电容阵列版图 |
| 3.4.3 全局版图 |
| 3.5 Flash-SAR ADC整体后仿真验证 |
| 3.5.1 动态特性分析 |
| 3.5.2 功耗分析 |
| 3.5.3 横向对比分析 |
| 3.6 本章小结 |
| 4 9位250MS/s SAR ADC设计 |
| 4.1 Pipelined-SAR ADC综述 |
| 4.2 Pipelined-SAR ADC系统级设计 |
| 4.2.1 Pipeline-SAR ADC整体结构 |
| 4.2.2 Pipeline-SAR ADC工作时序 |
| 4.2.3 第二级SAR ADC输入摆幅设计 |
| 4.2.4 冗余校正技术 |
| 4.3 第二级SAR ADC电路级设计 |
| 4.3.1 第二级SAR ADC比较器 |
| 4.3.2 栅压自举开关 |
| 4.3.3 电容阵列与开关时序 |
| 4.3.3.1 电容阵列 |
| 4.3.3.2 单位电容取值建模分析 |
| 4.3.3.3 切换时序 |
| 4.3.4 数字逻辑 |
| 4.3.4.1 逐次逼近逻辑电路 |
| 4.3.4.2 第二级SAR ADC冗余校正电路 |
| 4.3.5 电平移位电路 |
| 4.3.5.1 静态电平移位电路 |
| 4.3.5.2 动态电平移位电路 |
| 4.4 9位250MS/s SAR ADC版图设计 |
| 4.4.1 整体版图 |
| 4.4.2 局部版图 |
| 4.5 9位250MS/s SAR ADC整体后仿真验证 |
| 4.5.1 动态特性分析 |
| 4.5.2 功耗分析 |
| 4.5.3 横向对比分析 |
| 4.6 本章小结 |
| 5 总结与展望 |
| 5.1 全文总结 |
| 5.2 研究展望 |
| 参考文献 |
| 作者简历 |
| 攻读硕士学位期间主要研究成果 |
| 已发表的文章 |
| 已受理的专利 |
（6）高速逐次逼近型模数转换器的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1 高速SAR ADC的研究背景及意义 |
| 1.2 高速SAR ADC国内外研究现状 |
| 1.3 本论文的研究内容及组织架构 |
| 第二章 逐次逼近型模数转换器概述 |
| 2.1 特性参数 |
| 2.1.1 静态特性指标 |
| 2.1.2 动态特性指标 |
| 2.2 工作原理 |
| 2.3 基本结构和子模块 |
| 2.3.1 采样保持电路 |
| 2.3.2 DAC电容阵列 |
| 2.3.3 比较器 |
| 2.3.4 SAR逻辑控制电路 |
| 2.4 本章小结 |
| 第三章 10位320MS/s SAR ADC的研究与电路设计 |
| 3.1 基于冗余重组法和两级参考法的单调开关时序电容DAC |
| 3.1.1 单调电容开关时序及其电容阵列结构 |
| 3.1.2 电容DAC冗余补偿法 |
| 3.1.3 电容DAC两级参考法 |
| 3.1.4 采用二进制冗余重组法和两级参考法的单调电容DAC |
| 3.2 采样保持电路 |
| 3.3 高速动态锁存比较器 |
| 3.4 SAR逻辑单元 |
| 3.5 数字逻辑转换电路 |
| 3.6 时域交织技术在10位320MS/s SAR ADC中的运用 |
| 3.6.1 时钟偏差和时钟抖动 |
| 3.6.2 双通道采样时钟 |
| 3.7 电路整体前仿真 |
| 3.8 本章小结 |
| 第四章 10位320MS/s SAR ADC电路版图设计与仿真 |
| 4.1 电路各子模块版图和整体版图 |
| 4.1.1 全定制双层结构DAC电容阵列 |
| 4.1.2 自举开关 |
| 4.1.3 高速动态锁存比较器 |
| 4.1.4 SAR逻辑控制电路 |
| 4.1.5 数字逻辑校准电路 |
| 4.1.6 双通道采样时钟电路 |
| 4.1.7 电路整体版图 |
| 4.2 电路整体后仿真结果 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 未来展望 |
| 参考文献 |
| 附录1 攻读硕士学位期间撰写的论文 |
| 附录2 攻读硕士学位期间申请的专利 |
| 附录3 攻读硕士学位期间参加的科研项目 |
| 致谢 |
（7）10bit 1MS/s超低功耗SAR ADC设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 SAR ADC的国内外研究现状和发展趋势 |
| 1.3 研究内容和结构安排 |
| 第二章 逐次逼近型模数转换器概述 |
| 2.1 SAR ADC基本原理 |
| 2.2 SAR ADC主要性能指标 |
| 2.2.1 静态特性 |
| 2.2.2 动态特性 |
| 2.3 SAR ADC的分类 |
| 2.3.1 按照DAC结构分类 |
| 2.3.1.1 权电阻网络DAC |
| 2.3.1.2 电流舵式DAC |
| 2.3.1.3 电荷重分配式DAC |
| 2.3.2 按照权重码形式分类 |
| 2.4 SAR ADC设计的非理想因素 |
| 2.5 本章小结 |
| 第三章 SAR ADC电路结构和能耗分析 |
| 3.1 采样开关 |
| 3.1.1 传统MOS开关 |
| 3.1.2 栅压自举开关 |
| 3.1.3 开关的非理想效应 |
| 3.2 电容阵列 |
| 3.2.1 电容阵列的线性度分析 |
| 3.2.2 电容阵列的能耗分析 |
| 3.2.2.1 Vcm-based转换方案 |
| 3.2.2.2 Tri-level转换方案 |
| 3.2.2.3 Hybrid转换方案 |
| 3.3 比较器 |
| 3.4 控制逻辑 |
| 3.5 本章小结 |
| 第四章 低功耗SAR ADC设计 |
| 4.1 整体电路结构和算法 |
| 4.2 电容阵列能耗和线性度分析 |
| 4.2.1 电容阵列能耗分析 |
| 4.2.2 电容阵列线性度分析 |
| 4.3 关键电路设计和改进 |
| 4.3.1 新型的栅压自举开关 |
| 4.3.2 输入轨到轨动态比较器设计 |
| 4.3.3 高位隔离开关的设计优化 |
| 4.3.4 控制逻辑的设计 |
| 4.4 本章小结 |
| 第五章 整体设计的仿真验证 |
| 5.1 电路整体功能仿真 |
| 5.2 比较器功能仿真 |
| 5.3 控制逻辑功能仿真 |
| 5.4 SAR ADC静态特性仿真 |
| 5.5 SAR ADC动态特性仿真 |
| 5.6 SAR ADC的功耗和FOM值 |
| 5.7 本章小结 |
| 第六章 结论与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（8）12-bit带有斩波稳定的高温逐次逼近型ADC设计（论文提纲范文）
| 学位论文数据集 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究的背景与意义 |
| 1.1.1 高温SAR ADC的背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要研究内容 |
| 1.4 本文的创新点 |
| 第二章 SAR ADC结构及理论分析 |
| 2.1 SAR ADC系统的基本概念 |
| 2.2 SAR ADC基本结构与性能指标 |
| 2.3 SAR ADC基本模块 |
| 2.3.1 采样保持电路 |
| 2.3.2 电容阵列 |
| 2.3.3 比较器 |
| 2.3.4 控制逻辑 |
| 2.4 本章小结 |
| 第三章 带有斩波稳定的采样保持结构设计 |
| 3.1 斩波稳定的基本概念 |
| 3.2 斩波稳定采样保持电路设计 |
| 3.2.1 带有斩波采样保持电路的数学模型 |
| 3.2.2 带有斩波采样电路的频域分析 |
| 3.3 斩波稳定采样保持电路性能分析 |
| 3.4 仿真结果 |
| 3.5 本章小结 |
| 第四章 12位高温SAR ADC设计与优化 |
| 4.1 SAR ADC的典型结构 |
| 4.2 12位高温SAR ADC总体设计概述 |
| 4.3 关键模块设计 |
| 4.3.1 基于Vcm-based的分段式电容设计与优化 |
| 4.3.2 高速比较器设计与优化 |
| 4.4 本章小结 |
| 第五章 12位高温SAR ADC版图与仿真 |
| 5.1 12位高温SAR ADC整体版图 |
| 5.1.1 各模块版图 |
| 5.1.2 整体版图 |
| 5.2 12位高温SAR ADC仿真结果 |
| 5.2.1 12位高温SAR ADC前仿真结果 |
| 5.2.2 12位高温SAR ADC后仿真结果 |
| 5.3 芯片测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 研究成果及发表的学术论文 |
| 作者与导师简介 |
| 附件 |
（9）基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号表 |
| 第一章 绪论 |
| 1.1 薄膜晶体管 |
| 1.2 N型氧化物半导体 |
| 1.3 P型氧化物半导体 |
| 1.4 TFT器件结构 |
| 1.5 基于氧化物半导体的集成电路 |
| 1.6 器件模型研究 |
| 1.6.1 器件建模介绍 |
| 1.6.2 器件建模方法 |
| 1.7 本论文的课题选取与研究 |
| 第二章 基于IGZO TFT和SnO TFT的高性能反相器 |
| 2.1 引言 |
| 2.2 IGZO TFT和SnO TFT的制备与特性表征 |
| 2.2.1 器件制备 |
| 2.2.2 器件特性表征 |
| 2.2.3 器件均一性 |
| 2.3 基于IGZO TFT和SnO TFT的反相器 |
| 2.3.1 工作原理 |
| 2.3.2 特性分析 |
| 2.3.3 功耗 |
| 2.4 本章小结 |
| 第三章 基于IGZO TFT和SnO TFT的高性能SRAM |
| 3.1 引言 |
| 3.2 工作原理 |
| 3.3 设计与制备 |
| 3.4 稳定性研究 |
| 3.4.1 基于SVTC曲线的稳定性分析 |
| 3.4.2 基于N曲线的读稳定性分析 |
| 3.5 动态特性研究 |
| 3.6 本章小结 |
| 第四章 基于IGZO TFT和SnO TFT的时序逻辑电路 |
| 4.1 引言 |
| 4.2 “If-else”组合逻辑电路 |
| 4.3 触发器 |
| 4.3.1 电平D触发器 |
| 4.3.2 主从JK触发器 |
| 4.3.3 边沿D触发器 |
| 4.4 2位二进制可逆计数器 |
| 4.5 本章小结 |
| 第五章 基于人工神经网络的SnO TFT建模 |
| 5.1 引言 |
| 5.2 人工神经网络 |
| 5.3 建立ANN模型 |
| 5.3.1 BP神经网络 |
| 5.3.2 基于MATLAB的程序实现 |
| 5.4 建立Pspice模型 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 附录一 |
| 附录二 |
| 附录三 |
| 参考文献 |
| 致谢 |
| 攻读博士学位期间的研究成果 |
| Paper Ⅰ |
| Paper Ⅱ |
| Paper Ⅲ |
| Paper Ⅳ |
| 学位论文评阅及答辩情况表 |
（10）面向IoT的频率综合器中小数分频器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容 |
| 1.4 论文组织结构 |
| 第二章 小数分频器概述 |
| 2.1 小数锁相环概述 |
| 2.1.1 小数锁相环的工作原理 |
| 2.1.2 小数锁相环的关键指标 |
| 2.1.3 小数锁相环的系统分析 |
| 2.1.4 小数锁相环的噪声分析 |
| 2.2 可编程分频器概述 |
| 2.2.1 可编程分频器的工作原理 |
| 2.2.2 可编程分频器的高速单元 |
| 2.2.3 可编程分频器的关键指标 |
| 2.3 ∑-△调制器概述 |
| 2.3.1 ∑-△调制器的工作原理 |
| 2.3.2 ∑-△调制器的关键指标 |
| 2.4 本章小结 |
| 第三章 可编程分频器设计 |
| 3.1 整体架构 |
| 3.2 双模预分频器设计 |
| 3.2.1 模2 分频器设计 |
| 3.2.2 低功耗模2/3 分频器的改进设计 |
| 3.3 P计数器设计 |
| 3.3.1 计数单元设计 |
| 3.3.2 静态D触发器设计 |
| 3.4 S计数器设计 |
| 3.5 仿真结果 |
| 3.5.1 低功耗改进设计的模2/3 分频器 |
| 3.5.2 可编程分频器 |
| 3.6 本章小结 |
| 第四章 ∑-△调制器设计 |
| 4.1 最大序列长度DDSM设计 |
| 4.1.1 DDSM结构设计 |
| 4.1.2 DDSM关键模块硬件描述语言实现 |
| 4.2 仿真结果 |
| 4.3 本章小结 |
| 第五章 版图设计、后仿真验证及流片测试 |
| 5.1 版图设计 |
| 5.2 后仿真验证 |
| 5.3 流片测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
四、新型半静态低功耗D触发器设计（论文参考文献）
- [1]面向多普勒雷达应用的低功耗低噪声电路关键技术研究与实现[D]. 陈德阳. 北京邮电大学, 2021(01)
- [2]GM单光子探测器用高精度时间数字转换电路研究[D]. 刘煦. 中国科学院大学(中国科学院上海技术物理研究所), 2021(01)
- [3]基于GaN HEMT的高频光伏并网微型逆变器的研究[D]. 蒋志林. 江南大学, 2021(01)
- [4]基于SAR ADC中电容失配的PUF的研究[D]. 鲍施奎. 北方工业大学, 2021(01)
- [5]基于逐次逼近架构的混合型高速模数转换器设计[D]. 欧阳煜东. 浙江大学, 2021(01)
- [6]高速逐次逼近型模数转换器的研究与设计[D]. 张小元. 南京邮电大学, 2020(03)
- [7]10bit 1MS/s超低功耗SAR ADC设计[D]. 成凯. 北方工业大学, 2020(02)
- [8]12-bit带有斩波稳定的高温逐次逼近型ADC设计[D]. 刘航. 北京化工大学, 2020(02)
- [9]基于N-IGZO和P-SnO薄膜晶体管的互补集成电路以及器件模型的研究[D]. 杨进. 山东大学, 2020(10)
- [10]面向IoT的频率综合器中小数分频器设计[D]. 何凯. 东南大学, 2020(01)