一、Xilinx的FPGA平台计划（论文文献综述）
蔡畅[1]（2021）在《纳米SRAM型FPGA的单粒子效应及其加固技术研究》文中研究说明SRAM型FPGA具有可重构与高性能的优势,已成为星载系统的核心元器件。SRAM型FPGA主要是通过配置码流来控制内部存储器、寄存器等资源的逻辑状态,在辐射环境下极易引发单粒子效应,导致电路逻辑状态和功能发生改变,威胁空间系统的在轨安全。复杂的空间任务对数据存储、运算能力的要求越来越高,需要更高性能的SRAM型FPGA满足应用需求,而这类器件对重离子辐射效应较深亚微米器件更敏感。因此,本文针对65 nm、28 nm、16 nm等关键节点的SRAM型FPGA,通过系统性的重离子单粒子效应实验和理论研究,认识重离子与该类器件相互作用的物理机制,探究纳米CMOS工艺数字集成芯片辐射响应的物理规律、加固技术的有效性、适用性、失效阈值和失效条件,为抗辐射加固设计提供依据,为航空、航天领域推进高性能、高可靠的特大规模数字集成器件应用提供数据支持。本文研究了纳米SRAM型FPGA单粒子效应的测试方法以及系统设计,分析了测试向量、测试模式、测试方法、数据解析技术等的软硬件实现过程,阐述了复杂数字集成电路单粒子效应故障诊断与数据提取的优先级选择等关键问题。在此基础上,开展了体硅和Fin FET工艺商用SRAM型FPGA在辐射环境下单粒子效应响应的物理规律探究。从器件、电路等多层面分析了高能粒子与纳米集成电路相互作用的物理机理。基于重离子加速器实验,并结合Geant4、TRIM、CREME等工具,分析了电荷扩散半径、能量与射程的离散度等参数对实验结果的影响。研究发现,不同离子引起的SRAM型FPGA内部存储模块单粒子翻转截面受离子径迹特征与能量共同影响;器件内部CRAM、BRAM、DFF等核心资源的辐射敏感性响应规律具有显着差异,但受资源配置模式的影响严重,功能配置后BRAM的翻转截面提升～10倍;SRAM型FPGA功能故障的阈值与CRAM的翻转阈值直接关联;在高精度脉冲激光辐照平台的辅助下,建立了初始激光能量与器件SBU、MBU等参量的物理关联,揭示了商用Fin FET工艺SRAM型FPGA空间应用面临的功能失效问题及存在的安全隐患;验证了采用高能重离子Al-foil降能的方式完成倒封装ULSI单粒子效应实验与机理研究具有较强的实用性与推广价值。本文针对单元级版图加固与电路级配置模式加固两种策略对纳米SRAM型FPGA抗辐射性能的提升效果、防护机理以及加固失效的物理机制等开展了系统的实验研究。单元级版图加固能减弱电荷共享效应引起的MBU等问题,器件翻转阈值由<5 Me V·cm2·mg-1提升至～18 Me V·cm2·mg-1,证明在65 nm节点采用单元级版图加固提升关键配置位的翻转阈值是可行的。配置模式加固实验揭示了ECC与TMR的组合使用对器件抗单粒子翻转能力的提升效果突出,即使采用181Ta离子辐照,65 nm标准BRAM单元的翻转截面仅为8.5×10-9 cm2·bit-1（降低了～86.3%）。28 nm SRAM型FPGA的配置加固技术研究证实,电路内部全局时钟等敏感资源的使用方式会对DFF的翻转截面造成2-10倍影响。结合CREME工具的空间粒子谱预测SRAM型FPGA在轨应用价值,证明合理运用加固策略可有效降低器件的性能损失与面积代价,而关键资源采用物理版图加固设计具有必要性和合理性。文中提出的SRAM型FPGA内部资源相互影响的规律模型对其可靠性分析具有重要意义,解析关键配置位与其他存储资源、电路功能的关联性并确定影响系数,是判断该类器件在辐射环境下是否能够可靠运行的关键。针对UTBB FDSOI工艺,结合SRAM型FPGA的电路架构与逻辑资源类型,提取多款抗辐射电路结构并开展重离子辐照实验。结果表明,互锁单元、单端口延时门、多端口延时门等加固方式对单粒子翻转阈值与截面等参数的改善效果明显,紧密DICE和分离DICE器件的翻转阈值分别为～32 Me V·cm2·mg-1和～37 Me V·cm2·mg-1。22 nm节点的瞬态脉冲扰动对器件翻转截面的影响不可忽视。此外,背偏调控对阈值电压和辐射引入的非平衡载流子收集过程有影响,±0.2 V的微弱背偏电压可引起抗辐射单元翻转截面倍数增加。考虑空间粒子在4π范围的分布规律,设计了大倾角高能重离子辐照实验,获取了部分加固电路的失效条件并分析了电离能损与能量沉积区域。相关结果与同LET低能重离子垂直辐照的实验数据存在显着差异,仅在垂直辐照条件完成单粒子实验可能存在器件抗辐射性能被高估的风险。研究发现,基于FDSOI工艺实现超强抗辐射SRAM型FPGA具有可行性,相关物理性结论可为22 nm以下节点的星载抗辐射器件的研发提供实验数据和设计依据。
周爽[2]（2021）在《STAR sTGC探测器系统研究》文中研究说明位于布鲁克海文国家实验室的相对论重离子对撞机（RHIC）是目前世界上正在运行的能量最高的重离子对撞机。螺旋径迹探测器（STAR）是RHIC的主要探测器之一,它的主要科研目标是研究高能量密度下强相互作用物质的行为以及探测夸克胶子等离子体（QGP）的形成及其特征。STAR探测器是一个优秀的中间快度区探测器,但随着研究的深入,科学家们发现在前向快度区的实验探测越来越重要,因此STAR合作组提出了 STAR探测器前向升级计划。STAR探测器前向升级计划需要建造一个细条窄间隙室（sTGC）探测器系统,来提高STAR探测器在前向快度区的带电粒子鉴别能力、粒子径迹追踪能力和堆积事例抑制能力。STAR sTGC探测器系统由中国科学技术大学与山东大学共同负责研发与生产,其中,中国科学技术大学主要负责信号读出与数据采集系统设计,山东大学主要负责sTGC探测器设计。目前,山东大学已制作出sTGC原型探测器。本论文基于sTGC原型探测器研究了 STAR sTGC探测器系统的实现方案,并测试了原型系统的各项性能。STAR前向升级计划要求sTGC探测器系统需要具有优秀的位置分辨能力和高探测效率,同时,sTGC探测器系统还要满足STAR实验环境的安装和数据通信等方面的要求。基于上述要求,本论文提出了一套由探测器、读出电子学系统和数据采集系统三部分组成的STAR sTGC探测器系统的具体设计方案。探测器分为4层,共有20000个读出通道,通过高通道密度设计来提高位置分辨能力。sTGC探测器的探测效率与工作电压相关,在合适的工作电压下探测效率可以达到95%以上。为满足系统安装等要求,读出电子学系统分为了前端读出板和读出驱动板两部分。前端读出板直接安装在探测器边缘,负责测量探测器输出的电荷信号。前端读出板实现了高通道密度下电荷信号测量,并设计了 3.2Gbps数据率的高速串行通信方案来满足事例数据传输的需求。读出驱动板负责为前端读出板提供同步时钟和控制命令,并将前端读出板的探测结果发送到数据采集系统。读出驱动板上设计有满足STAR实验系统要求的触发接收模块和10Gbps光纤通信模块,并设计了大容量数据缓存模块。数据采集系统负责控制读出电子学系统的工作流程以及存储探测数据等功能。针对STAR实验运行和原型系统测试两种不同的工作环境,使用不同的数据采集方案。在STAR实验运行中,使用STAR现有的数据采集系统;在原型系统测试中,则设计了基于10G以太网的测试平台数据采集系统。本文分别在电子学测试平台和宇宙线测试平台下对原型系统进行了性能测试。在电子学测试中,对读出电子学系统的通道噪声、基线、线性等性能指标进行了测试,并在运行温度、数据误码率等方面进行了系统稳定性测试。在宇宙线测试中,对原型系统的通道性能、位置分辨、探测效率等方面进行了测试。测试结果表明,原型系统的通道噪声小于0.80fC,位置分辨为157μm,探测效率高于99%,均满足系统设计目标。本文的主要创新点如下:（1）完成了针对相对论重离子对撞的sTGC探测器原型系统,实现了对粒子位置信息的精确测量,经测试能够满足STAR前向探测的物理需求。（2）针对STAR sTGC探测器设计了具有212个读出通道的前端读出板,以满足高通道密度下的电荷信号测量需求。前端读出板的通道等效噪声电荷低于0.54fC,数据传输速率为3.2Gbps。（3）设计了满足20000个通道数据采集需求的读出驱动板系统,并且该系统满足STAR数据接口需求以及离线缓存需求。系统总数据率为307.2Gbps,经测试能够满足各项设计需求。
鲁佳鸣[3]（2021）在《CEE中飞行时间探测器原型电子学研究》文中进行了进一步梳理飞行时间探测器是大型核与粒子物理实验的重要组成部分。国际上目前稳定运行的大型核与粒子物理实验中,气隙电阻板室（Multi-gap Resistive Plate Chamber,MRPC）在飞行时间探测器的研制中得到大量使用,而此领域已建成的大型物理实验装置中,电子学时间测量精度最高水平约为20～25 ps。正在建设的位于兰州重离子加速器冷却储存环中外靶实验系统（Cooling storage ring External Experiment,CEE）的低温高密核物质测量谱仪中,飞行时间探测器包括内部飞行时间探测器（iTOF,internal Time-Of-Flight）和端盖飞行时间探测器（external Time-Of-Flight,eTOF）。这两种探测器都基于MRPC技术制造。其中,eTOF和2/3的iTOF预期本征时间分辨率达到50～60ps,对于电子学,时间测量精度需要达到～25 ps RMS;另外1/3的iTOF本征时间分辨预期达到～30 ps,对于电子学,需要实现～10 ps RMS的高精度时间测量。本论文的工作旨在为谱仪的飞行时间探测器设计原型读出电子学系统。针对CEE的MRPC探测器的时间测量精度指标,特别是用于1/3 iTOF探测器读出～10 ps的高精度需求,基于前端模拟信号高速放大甄别联合后端时间数字变化的技术路线,开展了读出电子学原型的设计。对于高速放大甄别电路,本论文开展了专用集成电路（Application Specific Integrated Circuit,ASIC）芯片（NINO,PADI）和基于分立器件的不同技术路线的研究,并通过实验,优选出最佳方案;对于时间数字化电路,基于现场可编程逻辑门阵列（Field Programmable Logic Array,FPGA）芯片设计了核心的时间数字变换器（Time-to-Digital Convertor,TDC）电路。针对论文的高可靠性需求的应用背景,讨论了长电缆对信号传输质量的影响,研究了环境温度与FPGA内核供电变化对于时间数字化模块性能的影响。最后,针对设计的原型电子学开展了一系列测试工作,测试结果表明,整套电子学系统在200fc～2pc的动态范围内,达到了～10 ps的时间精度,满足设计需求。本论文的结构如下:第一章,主要针对大型物理实验中飞行时间测量目和技术手段进行介绍,随后介绍了兰州重离子加速器冷却储存环外靶实验系统中的低温高密核物质测量谱仪与其中飞行时间探测其的相关背景与概念性设计。第二章,针对粒子物理实验中经常采用的高精度时间测量电子学技术展开调研。第三章,主要介绍原型电子学的方案设计。采用基于高速放大甄别与高精度TDC的基本技术方案。介绍了基于不同技术路线的前端电路设计,以及高精度TDC电路设计方案。根据第三章的方案设计,在第四章中,阐述了具体硬件电路的设计。第五章,针对时间数字换模块的核心器件FPGA,展开逻辑设计。其中包括基于延时链结构的TDC设计,窄脉冲测量电路与事例组装电路设计。此外,还介绍了根据需求设计的触发匹配电路。第六章对设计的电子学原型展开实验室测试,测试结果显示,电子学整体时间精度好于10ps,满足CEE的高精度时间测量需求。与探测器的初步联调结果也在本章介绍。最后一章对本论文工作进行了总结,并展望下一步的工作方向。
朱重阳[4]（2021）在《一种新的DRL算法的实现及硬件加速器研究》文中进行了进一步梳理近年来随着人工智能AI（Artificial Intelligence,AI）领域不断发展创新,深度强化学习异军突起,在工业制造、金融学、心理学、医疗学、汽车自动驾驶等领域得到了广泛的应用。深度强化学习将深度学习与强化学习技术结合,经过近几年的迅猛发展,许多算法相继提出,如A3C（Asynchronous Adavantage Actor-Critic,A3C）,TRPO（Trust Region Policy Optimization,TRPO）,DDPG（Deep Deterministic Policy Gradient,DDPG）,PPO（Proximal Policy Optimization,PPO）等。另一方面,深度强化学习算法研究周期长、研发费用大,在工程研发中往往是一个巨大的开销。硬件加速器能够显着减少算法研究时间,加速工业化应用落地,帮助工程师快速部署AI技术,从而在人工智能市场上迅速抢占先机。目前针对深度强化学习的主流的硬件加速器包括CPU-GPU的加速模式和CPU-FPGA的加速模式。其中CPU-GPU平台具有NVIDIA提供的CUDA（Compute Unified Device Architecture,CUDA）支持库优势,在Tensor Flow和Py Torch上具有良好的生态环境,对于工程师来说是一个优秀的加速研究框架。它具有并行计算能力强、频率快、内存大的优势,但同时由于GPU的能耗开销大,在较小平台或大型服务器搭建方面有不可避免的能耗劣势。另一方面FPGA作为一种可编程器件,具有并行计算能力优秀,低功耗,可配置,资源丰富的特点,是深度强化学习的优秀加速硬件设备。但是硬件编程开发周期长的缺点,限制了CPU-FPGA平台的发展速度。本课题提出了一种新的深度强化学习DRL（Deep Reinforcement Learning,DRL）算法:LDPPS（Logarithmic Decay Proximal Policy Scaler,LDPPS）算法,以及其变体DPPS（Decay Proximal Policy Scaler,DPPS）算法。这两种算法针对PPO策略收敛能力进行优化,能够在部分mujoco任务中达到比PPO更高的得分。另一方面利用CPU-GPU平台,在Tensor Flow下使用CUDA和cu DNN（CUDA（?）Deep Neural Network library,cu DNN）库对本课题算法进行加速器设计;针对硬件编程开发周期长的缺点,本课题将LDPPS算法中大型矩阵运算通过Vivado的HLS工具转换为硬件IP核,缩短CPU-FPGA加速器开发流程,实现在使用CPU-FPGA的PYNQZ1平台上加速。最终结果显示,DPPS算法在策略易收敛任务上与PPO算法的得分基本持平,在策略收敛难度高的任务上比PPO同比高10～30%的得分;CPU-GPU平台相比单CPU运行速度达到了3.732倍的加速;PYNQ平台在实现低能耗相比单CPU在IPS（Inference Per Second,IPS）指标上达到了7.46倍的加速。
杨雨诺[5]（2020）在《基于PYNQ的图像分类识别技术研究与实现》文中研究说明图像分类识别作为人工智能领域的重要组成部分,有着广阔的应用前景和重要的研究意义。卷积神经网络模型是图像分类识别中应用非常广泛的技术手段并且已经在CPU和GPU平台上实现了部署,但是高功耗的缺陷使得CPU和GPU无法应用于目前的嵌入式移动终端场景中。近年来,新的研究热点聚焦在如何低功耗实现图像分类识别系统。本文提出一种基于卷积神经网络的图像分类识别系统方案,该方案研究基于ARM+FPGA异构系统的实现方法,系统搭载于Xilinx的PYNQ-Z2（Python productivity for Zynq）嵌入式开发平台。通过软硬件协同设计思路规划软硬件工作任务,制定系统性能指标,最终搭建PYNQ图像分类识别系统。该系统可以通过编辑上位机程序读取不同数据集的特征参数实现对不同数据集的识别,不仅显着提高了系统的通用性,而且在满足分类识别功能的前提下大幅降低了硬件功耗。论文中主要的研究工作包括以下方面:首先,对整体系统进行分析,通过软硬件协同设计思路明确功能模块,完成任务划分。在处理系统（Process System,PS）部分,通过Jupyter Notebook平台基于Python实现上位机程序二进制特征参数的读取以及对硬件的控制。在可编程逻辑（Programmable Logic,PL）部分,实现卷积神经网络的模块设计和系统通路搭建。在理解卷积神经网络算法的基本原理后,在电脑端对待测试的MNIST数据集和CIFAR-10数据集进行卷积神经网络模型搭建,完成训练验证最终得到MNIST模型和CIFAR-10模型的准确率分别为99.06%和62.25%,随后设计特征参数提取函数完成权重和偏执参数的提取及格式转换,转换为硬件平台可以进行读取的二进制格式。接着使用Xilinx VIVADO HLS（High Level Synthesis,HLS）设计工具,设计实现图像分类识别系统中卷积神经网络的自定义IP核模块,包括卷积层IP核以及最大池化层IP核,利用HLS工具中的优化指令进行组合对比测试,最终综合得到符合设计目标的IP核模块。在完成自定义IP核的设计之后,以IP核模块和ZYNQ模块为主实现整体系统的通路搭建,完成验证后在Jupyter Notebook中通过上位机程序调用控制。最后,完成驱动程序及系统上位机的设计并对系统进行功能及性能测试。通过测试得到系统在对MNIST和CIFAR-10数据集的识别上可以实现正常的分类,系统功耗的参数为1.54W。测试结果表明仅需通过不同的特征参数文件并编辑上位机程序就可以实现系统的通用设计目标,系统功耗则远远低于CPU等传统平台的功耗,证明了基于PYNQ的图像分类识别系统的可行性。
李鑫维[6]（2020）在《5G移动通信基站基带处理板卡数字硬件设计与实现》文中研究指明第五代移动通信技术,即5th generation wireless systems简称5G,是最新一代蜂窝移动通信技术。5G的性能目标是高数据速率、减少延迟、节省能源、降低成本、提高系统容量和大规模设备连接。5G技术相比目前4G（4th generation wireless systems）技术,其峰值速率将增长数十倍,同时将端到端的延时从4G时代的十几毫秒缩短至5G时代的几毫秒以内。正是因为有了超强的通讯和带宽能力,当前仍然停留于构想阶段的车联网、物联网、智慧城市、无人机网络等概念将在5G网络的应用中变为现实。本硬件设计和实现的研究主体为5G移动通信基站中的基带处理板卡。自5G移动通信的特点来看,对于基站而言,业务数据处理能力和传输能力的要求越来越高。基站中的BBU（Building Base band Unite）是处理基带业务数据的核心,核心中承担该功能的即为本设计与实现的基带处理板卡。该板卡需要功能强大的芯片以支撑庞大的数据处理能力,需要具备高速链路传输避免出现较大延时,需要良好的逻辑控制保证正常运行,同时兼顾降低成本以便满足板卡的可量产性。本文完成的主要工作如下所示:（1）完成板卡需求梳理以及制定板卡硬件设计方案。为了满足可支持3个100MHz 64TR小区能力,基带板卡需要1片FPGA协同处理下行数据,需要2片MPSOC和2片FPGA协同处理上行数据。在此FPGA选取XILINX公司的VU7P芯片,MPSOC选取XILINX公司的ZU15EG芯片,板卡对外光接口选取100Gbps数据率光模块连接,逻辑控制选用CPLD实现。（2）完成板卡硬件电路原理图设计以及PCB设计。硬件电路设计需要基于仿真,尤其是整板的DDR4存储单元和100Gbps光口电路layout设计。（3）完成板卡逻辑控制代码实现。基于CPLD芯片,使用Diamond工具,采用VHDL语言实现功能。（4）完成板卡回板调试测试工作、系统集成测试工作、可靠性验证工作。本设计完成的硬件板卡满足数据处理能力强、传输数据快的需求,系统高可靠性运行正常。为后续的5G基站升级提供基础与借鉴。
刘建文[7]（2020）在《基于FPGA的主板状态监测装置设计与实现》文中指出随着集成电路（Integrated Circuit,IC）工艺规模的越来越小和芯片集成规模越来越庞大,集成电路的设计技术得到了迅速的发展。随着集成电路技术向深亚微米甚至纳米级的发展,以及多核处理器体系结构的不断完善,处理器内部的数字逻辑和集成IP核的数量越来越多,这不仅对处理器的设计提出了更高的要求,但也给处理器测试带来了巨大的挑战。为测试而设计（DFT）作为一种解决这些测试问题的设计方法,受到业界的强烈关注。目的是在芯片正常功能不受到影响的前提下,在芯片设计过程中将芯片的测试问题一并考虑,通过在标准功能以外增加额外的测试电路来提高芯片的可测性,从而降低测试成本。本文针对项目组开发的处理器芯片设计了一款状态监控装置,并验证了其对处理器的辅助调试功能。为达到芯片的测试目标并提高其可测性,使用Xilinx Zynq-7000 FPGA设计了一块硬件调试开发板,并实现了通过JTAG接口监测处理器测试过程中运行状态及获取相关寄存器的值等功能。本文中所开发的板卡有很强的实用性,可以大大提高解决处理器缺陷的效率和准确性。最后,对上述状态监控装置的设计进行了处理器调试模式、数据转储、片上系统调试等功能的验证,确定各调试组件的设计满足需求,为处理器芯片的调试工作提供了有力支持,并对后续要支持的功能开发进行了展望。
朱丹阳[8]（2020）在《伽马-伽马对撞机读出电子学系统研究》文中进行了进一步梳理国际上提出和开展各种类型的粒子对撞机实验,被用于研究各种基本粒子的特性,伽马-伽马对撞机是其中的一个研究热点。质心系能量在百GeV量级的高能伽马-伽马对撞机产生希格斯粒子的能量比正负电子对撞机所需的能量低,且反应截面更大,成为建造希格斯工厂一个备受关注的方案。在百MeV～几 GeV量级的伽马-伽马对撞机可以研究基本粒子（粲夸克和底夸克等）的新物理,在几MeV量级的伽马-伽马对撞机对γγ散射和双实光BW过程的研究具有重要意义。高能伽马-伽马对撞机对实验条件要求很高（例如高能量的电子束,高聚焦高功率率的激光束）,这些条件目前很难满足高能实验需求,但可以应用于低能伽马-伽马对撞机的研究。在此背景下,中国高能物理研究所利用国内现有成熟的技术提出建造世界上首台伽马-伽马对撞机（γγ对撞机）,初期目标是质心系能量1～2 MeV的伽马光子对撞,通过对撞实验深入研究伽马光子的特性。本课题的研究内容是为γγ对撞机提供合适的读出电子学系统,用于对撞产物的探测实验。根据γγ对撞机探测器（塑闪+CsI（Na）+SiPM）的输出信号特点和紧凑的真空探测环境,本论文确定电子学的读出需求:对撞机的事例率为50～100 Hz,读出通道数为1426路,动态输入范围为1V,噪声水平低于3 mV,以及能量测量和粒子甄别等。结合国际上类似实验电子学设计方案的分析和研究,确定一套基于SCAASIC波形数字化技术的低功耗、1 GHz高采样率读出电子学方案,以探测γγ对撞机输出信号的波形信息。为了验证电子学关键技术的性能,本论文设计了一套基于DRS4芯片波形存储+ADC数字化处理的读出电子学,从波形数字化设计、时钟模块、芯片驱动能力、FPGA逻辑设计等方面进行验证,通过光纤链路进行探测器数据的传输、触发时钟分发以及配置命令控制。经过测试结果的分析,确定合适的输入缓存单元,证明SCA ASIC波形数字化技术的可行性,验证FPGA和DAC芯片输出电流的驱动能力以及光纤链路的稳定可靠。在此基础上,本课题开展方案原型读出电子学设计工作,该电子学由8块前端读出板FEE和1块后端数据采集板DAQ组成,前端读出板可以对180路探测器输出信号进行波形数字化处理,将打包后的数据通过高速光纤链路发送至后端DAQ板。在实验室进行电子学系统（2块FEE板+1块DAQ板）的详细性能测试分析后,FEE板满足1V动态范围需求,基线噪声水平小于1.6 mV,采样间隔误差小于42ps,光纤链路和以太网传输可靠稳定,为γγ对撞机的工程读出电子学设计提供重要的参考价值。在完成电子学性能测试的基础上,模拟对撞机探测单元的结构,进行方案原型电子学与单通道探测器联调测试,证明电子学系统可用于粒子甄别。此外电子学系统还与多层塑料闪烁体探测器进行宇宙线测试,得到单根塑闪能谱以及相邻通道相关性结果,还分析出宇宙线穿过多层塑闪阵列的径迹,这些联调结果表明电子学系统工作正常,为后续的γγ对撞机开展提供强有力的实验保障。
丁治国[9]（2020）在《基于内存计算的海洋地震拖缆水上记录系统关键技术研究》文中进行了进一步梳理海洋地震勘探拖缆水上记录系统是海洋地震勘探装备中的重要设备。当海洋拖缆的个数与采集通道数均较少时,数据记录问题较为简单,水上记录系统的软硬件无需扩展,系统采用固定结构即可。然而,随着海洋地震勘探装备规模的扩大,拖缆个数与采集通道数量成倍增长,水上记录系统对于软硬件可扩展性的需求越来越强烈。传统上,水上记录系统仅负责海洋拖缆的数据记录工作,采用固定的软硬件组织结构,很少考虑系统内软硬件整体的扩展便利性,系统内各组件的接口各异,组件间连接关系复杂,软件系统基于单机开发,难以实现灵活的系统扩展与裁剪。在日常勘探作业过程中,上述缺陷不仅会增加整个勘探装备的维护成本,而且会降低作业人员工作效率。为此,本文基于内存计算和实验室过去在海洋地震勘探系统领域的研发经验,以易于扩展的水上记录系统为设计目标,分析了记录系统软硬件扩展能力的具体内涵,提出了一种数据接口与处理相分离的水上记录系统构架。在分析归纳了新构架下记录系统的技术难点后,本文通过关键技术研究的方式,有针对性的完成了通用型数据处理节点设计技术、节点间高速数据传输技术、基于内存的数字逻辑硬件处理技术,以及基于内存的分布式流处理软件技术,这四大关键技术的研究。在通用性数据处理节点设计方面,本文首先借鉴虚拟仪器的设计思想,从结构化数据处理、数据处理图像化两个方面对通用型数据处理节点的设计理论展开论述。提出了“通道时间谱”这一通用的数据视角,对海洋地震勘探系统展开分析。对于实际板卡设计,本文则采用了现有产业界应用广泛的芯片级和电路板级的通用接口方案,对该节点展开具体的芯片选型、电路设计等工作。在节点间高速数据传输方面,本文则利用SerDes传输技术和GTX高速串行收发器,搭配Aurora 64B/66B IP核,以及FMC和SFP模块、PCIe数据传输链路研究了系统内各物理节点间的高速串行传输链路。在基于内存的数字逻辑硬件处理方面,本文基于DDR内存的小读写系统,结合内存接口模块、AXI总线互联器、DMA数据传输引擎以及MicroBlaze软核等组件,研究了虚拟FIFO、拖缆数据流合并,以及节点间内存共享技术。在分布式流处理软件方面,本文则基于Hadoop软件生态,利用现有基于内存计算的流处理软件技术框架和分布式数据库系统技术,构建出了一套易于扩展的水上记录系统的软件系统,并结合具体拖缆数据处理任务,讨论了多种海洋拖缆数据处理方案。通过上述关键技术研究,本文所述的水上记录系统,不仅在通用性方面可以实现系统内主要物理节点的通用部署,而且提供了一套基于内存的拖缆数据处理软硬件模块。本文所提出的软硬件可扩展的系统构想,以及接口与处理组件相互分离的系统设计方案,在简化系统结构的同时,引入了大数据领域先进的技术方案,拓宽了海洋地震勘探装备研发领域的技术选择范围。
刘媛媛[10]（2020）在《基于ATE的高性能FPGA测试方法研究》文中进行了进一步梳理现场可编程门阵列（Field Programmable Gate Array,FPGA）由于其体积小,能耗低,性能高和可反复编程等优点成为电子系统设计的主流芯片。随着芯片复杂度和集成度越来越高,对电子元器件的可靠性试验和筛选的要求也越来越高,FPGA的测试需求变得尤为迫切。因此在保证测试覆盖率的基础上,减少配置次数,降低测试成本,提供一套完善的FPGA测试方法和测试流程具有重要的应用价值。本论文对Xilinx FPGA的测试方法展开研究,论文的主要内容分为以下三个方面。按功能结构的不同采用分治法的思想将FPGA划分为三个模块。采用一维阵列法的思想对可编程逻辑器件（Configurable Logic Block,CLB）进行测试方法设计,对其中的查找表（Look Up Table,LUT）资源测试方法加以改进,采用区域划分的方式设计物理约束文件,能有效减少约束文件的编写时间,准确地进行故障定位,提高故障检测率。可编程输入输出接口（I/O Block,IOB）采用设置双向端口的方式进行测试方法设计,一次测试图形的配置可实现IOB端口双向传输功能的测试。可编程互连资源（Interconnect Resource,IR）采用确定性布线方法进行测试。本论文通过配置图形设计与仿真进行了各模块资源的功能测试,验证了测试方法的可行性。设计开发了一款通用型矩阵接口板HSCV256＿Euro Pin＿V3,通过添加矩阵切换电路解决了FPGA芯片测试中遇到的多电源测试、芯片管脚定义多样性等问题,实现了不同测试任务的兼容,为FPGA芯片测试提供外围硬件支持。以国产自动测试设备BC3192EX为ATE（Automatic Test Equipment）测试平台。配置测试图形,编写测试程序,通过上机实验完成了芯片的功能测试和参数测试,验证了FPGA测试方法的可行性。本论文研究的测试方法具有通用性,可作为Xilinx FPGA测试方案的开发模板,提供了一套完善的FPGA测试方法和测试流程。
二、Xilinx的FPGA平台计划（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Xilinx的FPGA平台计划（论文提纲范文）
（1）纳米SRAM型FPGA的单粒子效应及其加固技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 空间辐射环境与辐射效应简介 |
| 1.2 单粒子效应及其表征分析方法 |
| 1.2.1 单粒子效应物理机制 |
| 1.2.2 单粒子效应的主要类型 |
| 1.2.3 单粒子效应核心参数 |
| 1.2.4 单粒子效应实验方法 |
| 1.2.5 单粒子效应的数值仿真技术 |
| 1.3 SRAM型 FPGA的发展现状 |
| 1.4 典型 SRAM型 FPGA的资源架构 |
| 1.4.1 可配置逻辑块 |
| 1.4.2 互连与布线资源 |
| 1.4.3 可编程的输入输出单元 |
| 1.4.4 其他资源 |
| 1.5 SRAM型 FPGA的单粒子效应研究现状 |
| 1.5.1 SRAM型 FPGA单粒子效应基本介绍 |
| 1.5.2 晶体管密度对SRAM型 FPGA单粒子效应的影响 |
| 1.5.3 晶体管工作参数对SRAM型 FPGA单粒子效应的影响 |
| 1.5.4 SRAM型 FPGA单粒子效应加固技术面临的挑战 |
| 1.6 论文的研究内容与目标 |
| 第2章 SRAM型 FPGA单粒子效应测试方法与实验技术 |
| 2.1 本章引论 |
| 2.2 单粒子效应测试方法与流程 |
| 2.2.1 单粒子闩锁的监测与防护 |
| 2.2.2 单粒子功能中断测试 |
| 2.2.3 单粒子翻转的测试 |
| 2.3 单粒子效应测试系统硬件模块 |
| 2.4 单粒子效应测试系统软件模块 |
| 2.5 单粒子效应实验测试向量的设计 |
| 2.6 单粒子效应测试系统功能验证 |
| 2.7 重离子单粒子效应辐照实验 |
| 2.8 本章小结 |
| 第3章 纳米级商用SRAM型 FPGA单粒子效应实验 |
| 3.1 本章引论 |
| 3.2 器件选型与参数信息 |
| 3.3 实验向量设计 |
| 3.4 辐照实验条件与参数设计 |
| 3.4.1 重离子辐照条件与参数计算 |
| 3.4.2 脉冲激光辐照条件与参数 |
| 3.5 单粒子效应数据结果 |
| 3.5.1 相同工艺不同结构BRAM与 CRAM的实验结果 |
| 3.5.2 相同工艺不同结构DFF的实验结果 |
| 3.5.3 测试参量依赖性的实验结果 |
| 3.5.4 FinFET工艺器件的实验研究 |
| 3.6 分析与讨论 |
| 3.6.1 存储单元单粒子翻转机理讨论 |
| 3.6.2 测试技术与结果 |
| 3.7 本章小结 |
| 第4章 纳米SRAM型 FPGA单粒子效应加固技术研究 |
| 4.1 本章引论 |
| 4.2 单元级版图加固的SRAM型 FPGA |
| 4.3 电路级配置模式加固的SRAM型 FPGA |
| 4.3.1 电路级配置模式加固的BRAM |
| 4.3.2 电路级配置模式加固的DFF |
| 4.4 加固单元与电路的重离子实验设计 |
| 4.5 单元级版图加固效果的实验研究 |
| 4.5.1 单元级版图加固对SEU的影响 |
| 4.5.2 单元级版图加固对SEFI的影响 |
| 4.6 电路级配置模式加固效果的实验研究 |
| 4.6.1 配置模式加固的BRAM |
| 4.6.2 配置加固的DFF |
| 4.7 加固效果及适用性讨论 |
| 4.7.1 单元级版图加固的效果及适用性 |
| 4.7.2 电路级配置模式加固的效果及适用性 |
| 4.8 本章小结 |
| 第5章 在轨翻转率及空间应用 |
| 5.1 本章引言 |
| 5.2 空间翻转率预估流程 |
| 5.3 重离子引起的空间翻转率预估 |
| 5.4 降低小尺寸SRAM型 FPGA空间翻转率的方法研究 |
| 5.5 本章小结 |
| 第6章 FDSOI工艺抗辐射电路及其应用 |
| 6.1 本章引言 |
| 6.1.1 提升纳米SRAM型 FPGA抗单粒子效应能力的主要途径 |
| 6.1.2 抗辐射SRAM型 FPGA涉及的单元与电路类型 |
| 6.1.3 纳米FDSOI工艺器件单粒子效应研究现状 |
| 6.1.4 本章研究内容 |
| 6.2 22 nm UTBB FDSOI器件 |
| 6.3 基于22 nm FDSOI工艺的DFF测试电路 |
| 6.4 基于22 nm FDSOI工艺的抗辐射SRAM |
| 6.5 FDSOI测试样片的单粒子效应实验设计 |
| 6.5.1 测试样片的实验向量设计 |
| 6.5.2 单粒子效应实验参数与条件 |
| 6.6 FDSOI DFF单粒子效应实验结果 |
| 6.6.1 FDSOI DFF单粒子翻转截面 |
| 6.6.2 测试频率对DFF单粒子翻转的影响 |
| 6.6.3 数据类型对DFF单粒子翻转的影响 |
| 6.6.4 背偏电压对DFF单粒子翻转的影响 |
| 6.6.5 DFF中单粒子翻转类型统计 |
| 6.7 FDSOI SRAM单粒子效应实验结果 |
| 6.7.1 FDSOI SRAM单粒子翻转特征 |
| 6.7.2 测试应力对SRAM单粒子翻转的影响 |
| 6.7.3 FDSOI SRAM单粒子翻转位图 |
| 6.8 FDSOI的抗辐射电路加固效果讨论 |
| 6.8.1 FDSOI DFF抗辐射加固效果 |
| 6.8.2 FDSOI SRAM抗辐射加固效果 |
| 6.9 影响22 nm FDSOI器件单粒子效应敏感性的关键参量 |
| 6.10 本章小结 |
| 第7章 总结与展望 |
| 7.1 主要结论 |
| 7.2 工作展望 |
| 参考文献 |
| 附录 主要缩写对照表 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）STAR sTGC探测器系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 RHIC-STAR实验 |
| 1.1.1 相对论重离子对撞机 |
| 1.1.2 螺旋径迹探测器 |
| 1.2 STAR sTGC探测器系统的物理目标 |
| 1.2.1 STAR探测器前向升级计划 |
| 1.2.2 sTGC探测器系统的物理目标 |
| 1.2.3 sTGC探测器系统的指标要求 |
| 1.3 本文主要研究内容 |
| 第2章 STAR sTGC探测器系统设计方案 |
| 2.1 STAR sTGC探测器系统需求分析 |
| 2.1.1 探测目标需求分析 |
| 2.1.2 安装尺寸限制分析 |
| 2.1.3 数据通信需求分析 |
| 2.2 STAR sTGC探测器系统结构 |
| 2.2.1 sTGC探测器 |
| 2.2.2 读出电子学系统 |
| 2.2.3 数据采集系统 |
| 2.3 系统设计可行性分析 |
| 2.4 设计方案总结 |
| 第3章 STAR sTGC探测器系统具体实现 |
| 3.1 前端读出电子学设计 |
| 3.1.1 前端连接器 |
| 3.1.2 前端网络 |
| 3.1.3 VMM3a |
| 3.1.4 数据接口 |
| 3.1.5 FPGA功能设计 |
| 3.1.6 电源设计 |
| 3.1.7 前端读出板布局布线设计 |
| 3.2 读出驱动电子学设计 |
| 3.2.1 系统同步设计 |
| 3.2.2 STAR DAQ系统通信链路设计 |
| 3.2.3 数据缓存设计 |
| 3.2.4 FPGA功能设计 |
| 3.2.5 电源设计 |
| 3.2.6 读出驱动板布局布线设计 |
| 3.3 数据采集系统设计 |
| 3.3.1 触发系统设计 |
| 3.3.2 光纤通信链路设计 |
| 3.3.3 数据采集软件设计 |
| 第4章 STAR sTGC原型系统测试结果 |
| 4.1 测试目标 |
| 4.2 建立测试平台 |
| 4.2.1 外部信号源 |
| 4.2.2 电子学测试平台 |
| 4.2.3 探测器系统测试平台 |
| 4.3 电子学测试结果 |
| 4.3.1 前端电子学性能测试 |
| 4.3.2 数据通信测试 |
| 4.4 探测器系统测试结果 |
| 4.4.1 前端通道性能测试 |
| 4.4.2 宇宙线事例测试 |
| 4.5 测试结果分析 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（3）CEE中飞行时间探测器原型电子学研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 核与粒子物理实验 |
| 1.1.1 核与粒子物理实验简介 |
| 1.1.1.1 宇宙线实验 |
| 1.1.1.2 加速器实验 |
| 1.1.2 加速器实验中的飞行时间测量技术调研 |
| 1.1.2.1 飞行时间测量与粒子鉴别 |
| 1.1.2.2 飞行时间测量技术调研 |
| 1.2 兰州重离子加速器外靶实验冷却储存环低温高密核物质谱仪 |
| 1.2.1 兰州重离子加速器简介 |
| 1.2.2 外靶实验低温高密核物质测量谱仪简介 |
| 1.2.2.1 谱仪建设的物理背景 |
| 1.2.2.2 谱仪的概念性设计 |
| 1.2.3 低温高密核物质谱仪中的飞行时间探测器 |
| 1.2.3.1 端盖飞行时间探测器 |
| 1.2.3.2 内部飞行时间探测器 |
| 1.3 本论文研究内容与结构 |
| 参考文献 |
| 第二章 精密时间测量电子学技术调研 |
| 2.1 定时甄别配合时间数字化技术路线 |
| 2.1.1 定时甄别技术调研 |
| 2.1.1.1 前沿定时 |
| 2.2.1.2 过零定时 |
| 2.1.1.3 恒比定时 |
| 2.1.1.4 动态阈值定时 |
| 2.1.1.5 定时技术路线小结 |
| 2.1.2 时间数字化技术调研 |
| 2.1.2.1 模拟型TDC |
| 2.1.2.2 数字型TDC |
| 2.1.2.3 TDC芯片 |
| 2.1.2.4 FPGA TDC |
| 2.1.2.5 时间数字化技术小结 |
| 2.2 波形数字化技术路线 |
| 2.3 本章小结 |
| 参考文献 |
| 第三章 读出电子学方案设计 |
| 3.1 CEE飞行时间探测器信号读出设计特点与需求 |
| 3.1.1 飞行时间探测器读出设计需求 |
| 3.1.2 读出设计需求总结 |
| 3.2 读出电子学方案设计 |
| 3.2.1 基本技术路线选择与整体结构设计 |
| 3.2.2 前端电路方案设计 |
| 3.2.2.1 基于NINO的放大甄别电路的方案设计 |
| 3.2.2.2 基于PADI的放大甄别电路的方案设计 |
| 3.2.2.3 基于分立器件的放大甄别电路的方案设计 |
| 3.2.2.4 FEE供电的方案设计 |
| 3.2.2.5 FEE输入阻抗研究 |
| 3.2.3 TDM方案设计 |
| 3.2.3.1 TDM整体结构设计 |
| 3.2.3.2 核心TDC设计需求分析 |
| 3.2.3.3 FPGA TDC方案设计 |
| 3.2.3.4 时钟方案设计 |
| 3.3 触发匹配方案设计 |
| 3.4 本章小结 |
| 参考文献 |
| 第四章 原型电子学的硬件设计与实现 |
| 4.1 读出电子学整体架构 |
| 4.2 前端电子学模块设计 |
| 4.2.1 基于NINO的前端电子学设计 |
| 4.2.1.1 放大甄别电路设计 |
| 4.2.1.2 供电设计 |
| 4.2.2 基于PADI的前端电子学设计 |
| 4.2.2.1 放大甄别电路与预加重设计 |
| 4.2.2.2 供电设计 |
| 4.2.3 基于分立器件的前端电子学设计 |
| 4.2.3.1 放大甄别电路设计 |
| 4.2.3.2 供电设计 |
| 4.2.4 前端电子学模块设计小结 |
| 4.3 时间数字化模块设计 |
| 4.3.1 LVDS信号高速输入驱动设计 |
| 4.3.2 FPGA硬件电路设计 |
| 4.3.3 时钟电路设计 |
| 4.3.4 板级供电设计 |
| 4.3.4.1 供电设计 |
| 4.3.4.2 供电监控设计 |
| 4.3.5 数据传输接口设计 |
| 4.4 信号传输与供电电缆选型与信号传输定义设计 |
| 4.5 本章小结 |
| 参考文献 |
| 第五章 时间数字化模块FPGA逻辑设计 |
| 5.1 逻辑整体结构设计 |
| 5.2 TDC通道设计 |
| 5.2.1 TDC结构 |
| 5.2.2 窄脉冲测量电路 |
| 5.2.2.1 脉冲检测电路 |
| 5.2.2.2 译码电路 |
| 5.2.3 事例组装电路 |
| 5.3 触发匹配电路设计 |
| 5.3.1 下行触发记录电路 |
| 5.3.2 触发匹配电路 |
| 5.4 数据汇总电路设计 |
| 5.5 DAQ接口逻辑设计 |
| 5.6 逻辑资源占用情况 |
| 5.7 本章小结 |
| 参考文献 |
| 第六章 原型电子学测试以及与探测器初步联调 |
| 6.1 前端电子学FEE模块阈值标定 |
| 6.1.1 标定系统架构 |
| 6.1.2 FEE测试信号扇出板设计 |
| 6.1.3 阈值标定结果 |
| 6.2 时间数字化模块TDM测试 |
| 6.2.1 测试系统架构 |
| 6.2.2 TDM测试信号扇出板设计 |
| 6.2.3 TDC测试 |
| 6.2.3.1 时间精度测试 |
| 6.2.3.2 温度与供电稳定性对时间数字化模块的影响 |
| 6.3 读出电子学联合测试 |
| 6.3.1 基于NINO的FEE与时间数字化模块联合测试 |
| 6.3.2 基于PADI的FEE与时间数字化模块联合测试 |
| 6.3.3 基于分立器件的FEE与时间数字化模块联合测试 |
| 6.3.4 不同型号电缆对时间精度的影响 |
| 6.4 不同方案对比 |
| 6.5 与探测器初步联调 |
| 6.5.1 与eTOF的MRPC探测器模块联调 |
| 6.5.1.1 联调系统搭建 |
| 6.5.1.2 触发设计 |
| 6.5.1.3 联调测试结果 |
| 6.5.2 与iTOF的MRPC探测器模块联调 |
| 6.5.2.1 联调系统搭建 |
| 6.5.2.2 联调测试结果 |
| 6.6 本章小结 |
| 参考文献 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 附录 |
| 附录 A 基于NINO的FEE原型电子学模块照片 |
| 附录 B 基于PADI的FEE原型电子学模块照片 |
| 附录 C 基于分立器件的FEE原型电子学模块照片 |
| 附录 D TDM原型电子学模块照片 |
| 附录 E TDM测试板照片 |
| 附录 F 电子学系统测试板照片 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（4）一种新的DRL算法的实现及硬件加速器研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景以及研究意义 |
| 1.2 国内外发展动态和发展趋势 |
| 1.3 论文的主要工作及贡献 |
| 1.4 论文的主要内容和结构 |
| 第二章 强化学习与神经网络知识 |
| 2.1 强化学习基础理论 |
| 2.1.1 强化学习的特点 |
| 2.1.2 强化学习的模型与原理 |
| 2.1.3 马尔科夫决策过程 |
| 2.1.4 深度强化学习的3 种一般方法 |
| 2.1.4.1 动态规划法DP |
| 2.1.4.2 蒙特卡洛法MC |
| 2.1.4.3 时序差分法TD |
| 2.2 深度学习与神经网络基础理论 |
| 2.2.1 一般神经网络模型 |
| 2.2.1.1 传统神经网络模型 |
| 2.2.1.2 神经元模型 |
| 2.2.1.3 神经网络结构 |
| 2.2.2 深度神经网络 |
| 2.2.3 深度强化学习模型 |
| 2.2.4 深度神经网络公式推导 |
| 2.2.4.1 推理阶段推导 |
| 2.2.4.2 反向传播阶段的推导 |
| 2.3 深度强化学习算法 |
| 2.3.1 基于价值函数的dqn算法 |
| 2.3.2 策略梯度法VPG算法 |
| 2.3.3 值函数与策略函数结合的AC算法与A3C算法 |
| 2.3.4 基于策略梯度的TRPO和 PPO算法 |
| 2.4 本章小结 |
| 第三章 GPU与 PYNQ介绍 |
| 3.1 硬件平台基础介绍 |
| 3.1.1 GPU基本介绍 |
| 3.1.2 PYNQ平台基本介绍 |
| 3.2 硬件加速 |
| 3.2.1 使用GPU硬件加速 |
| 3.2.2 PYNQ硬件加速 |
| 3.3 加速方式 |
| 3.3.1 在CPU-GPU上的硬件加速介绍 |
| 3.3.2 PYNQ平台硬件加速介绍 |
| 3.3.2.1 基于AXI通信协议的加速 |
| 3.3.2.2 Vivado HLS介绍 |
| 3.4 本章小结 |
| 第四章 LDPPS算法与加速方案设计 |
| 4.1 LDPPS算法设计 |
| 4.1.1 LDPPS算法分析 |
| 4.1.2 LDPPS损失函数 |
| 4.1.3 LDPPS网络结构 |
| 4.1.4 LDPPS算法流 |
| 4.2 LDPPS在 GPU硬件上加速方案设计 |
| 4.2.1 CPU-GPU推理架构 |
| 4.2.2 CPU-GPU训练架构 |
| 4.2.3 CPU-GPU总体架构 |
| 4.3 LDPPS在 PYNQ平台上的设计 |
| 4.3.1 PYNQ推理过程 |
| 4.3.2 PYNQ训练过程 |
| 4.3.3 PYNQ总体架构 |
| 4.4 本章小结 |
| 第五章 LDPPS算法加速的硬件实现及验证 |
| 5.1 LDPPS算法的实验数据及优化方案 |
| 5.1.1 LDPPS算法非对数的3 种不同模式 |
| 5.1.2 2 种模式的实验数据及最优方案 |
| 5.1.2.1 Gym介绍 |
| 5.1.2.2 Mujoco介绍 |
| 5.1.2.3 LDPPS的2 种不同模式的结果对比 |
| 5.1.3 LDPPS最佳方案与PPO算法对比 |
| 5.2 基于LDPPS算法的GPU加速方案 |
| 5.2.1 基于tensorflow-gpu的软件环境搭建 |
| 5.2.1.1 ubuntu系统 |
| 5.2.1.2 环境对象搭建 |
| 5.2.2 对LDPPS使用CUDA和 MPI的 Tensor Flow加速方法 |
| 5.2.2.1 Tensor Flow-gpu的使用 |
| 5.2.3 GPU加速实验效果展示 |
| 5.3 基于LDPPS算法的PYNQ加速方案 |
| 5.3.1 软件环境搭建 |
| 5.3.1.1 隐含状态网络IP搭建 |
| 5.3.1.2 动作网络IP搭建 |
| 5.3.1.3 价值函数网络IP搭建 |
| 5.3.1.4 训练网络IP搭建 |
| 5.3.1.5 生成IP的硬件Overlay |
| 5.3.2 硬件环境搭建和算法编写 |
| 5.3.2.1 硬件搭建 |
| 5.3.2.2 算法编写与实现 |
| 5.3.3 PYNQ加速实验展示 |
| 5.4 实验结果讨论分析 |
| 5.4.1 LDPPS算法与PPO算法的训练得分对比 |
| 5.4.2 CPU-GPU 平台相对CPU 平台的加速对比 |
| 5.4.3 PYNQ平台相对CPU平台的加速对比 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）基于PYNQ的图像分类识别技术研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 图像分类识别研究现状 |
| 1.2.2 卷积神经网络研究现状 |
| 1.2.3 PYNQ开发平台 |
| 1.3 主要研究内容与各章节安排 |
| 第二章 系统分析与方案设计 |
| 2.1 基于PYNQ的系统方案设计 |
| 2.1.1 总体系统设计方案 |
| 2.1.2 软硬件协同设计 |
| 2.1.3 系统工作流程 |
| 2.1.4 软件设计部分 |
| 2.2 硬件开发平台 |
| 2.2.1 PYNQ基本特点 |
| 2.2.2 外设接口 |
| 2.2.3 OVERLAY |
| 2.3 本章小结 |
| 第三章 卷积神经网络的研究与设计 |
| 3.1 卷积神经网络基本结构 |
| 3.1.1 卷积层的特点及原理 |
| 3.1.2 池化层的特点及原理 |
| 3.1.3 全连接层的特点及原理 |
| 3.1.4 激活函数 |
| 3.1.5 归一化指数函数 |
| 3.1.6 Dropout |
| 3.2 卷积神经网络设计流程 |
| 3.2.1 针对MNIST数据集的网络设计 |
| 3.2.2 针对CIFAR-10数据集的网络设计 |
| 3.2.3 特征参数的提取与格式转换 |
| 3.3 本章小结 |
| 第四章 基于PYNQ的图像分类识别系统实现 |
| 4.1 卷积层IP核模块与最大池化层IP核模块的设计思路 |
| 4.1.1 设计流程改进 |
| 4.1.2 卷积层IP核模块参数配置 |
| 4.1.3 AXI总线数据通信协议 |
| 4.1.4 卷积层IP核模块设计实现 |
| 4.1.5 最大池化层IP核模块设计实现 |
| 4.1.6 全连接层设计思路 |
| 4.2 整体通路配置 |
| 4.2.1 ZYNQ芯片的配置 |
| 4.2.2 系统I/O口配置 |
| 4.2.3 系统连接配置 |
| 4.3 驱动程序与上位机程序设计 |
| 4.3.1 卷积层与最大池化层驱动程序设计 |
| 4.3.2 上位机程序设计 |
| 4.4 本章小结 |
| 第五章 环境配置与综合测试 |
| 5.1 实验环境搭建 |
| 5.1.1 PYNQ硬件环境配置 |
| 5.1.2 PYNQ软件环境配置 |
| 5.1.3 Jupyter Notebook开发环境 |
| 5.2 系统测试环境与功能测试 |
| 5.2.1 图像分类识别系统技术指标 |
| 5.2.2 测试环境介绍 |
| 5.2.3 系统功能测试 |
| 5.3 系统性能测试 |
| 5.3.1 片上资源利用情况 |
| 5.3.2 系统功耗及对比 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 附录1 攻读硕士学位期间撰写的论文 |
| 附录2 攻读硕士学位期间参加的科研项目 |
| 致谢 |
（6）5G移动通信基站基带处理板卡数字硬件设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 本课题的研究进展 |
| 1.2.1 基带处理单元发展历史 |
| 1.2.2 处理器发展历史 |
| 1.2.3 内存发展历史 |
| 1.3 本文主要研究内容 |
| 第2章 基带处理板卡硬件需求分析与方案设计 |
| 2.1 5G移动通信基站子系统硬件架构与需求分析 |
| 2.2 BBU单元系统需求分析 |
| 2.3 基带处理板卡硬件需求分析 |
| 2.3.1 基带处理板卡硬件架构 |
| 2.3.2 基带处理板卡硬件需求梳理 |
| 2.4 基带处理板卡硬件方案设计 |
| 2.4.1 基带处理板卡主芯片选型 |
| 2.4.1.1 XILINX UltraScale+ FPGA介绍 |
| 2.4.1.2 AURORA协议介绍 |
| 2.4.1.3 FPGA芯片选型 |
| 2.4.1.4 ARM芯片选型 |
| 2.4.1.5 PCIe交换芯片与CPLD芯片选型 |
| 2.4.2 基带处理板卡硬件方案以及框图 |
| 2.5 基带处理板卡可靠性要求 |
| 2.6 小结 |
| 第3章 硬件电路原理图设计 |
| 3.1 VU7P外围接口电路设计 |
| 3.2 ZU15EG外围接口电路设计 |
| 3.2.1 ZU15E GPS侧接口电路设计 |
| 3.2.2 ZU15EG PL侧接口电路设计 |
| 3.3 PCIe交换小系统电路设计 |
| 3.4 CPLD小系统电路设计 |
| 3.5 时钟小系统电路设计 |
| 3.5.1 时钟需求 |
| 3.5.2 时钟小系统电路设计 |
| 3.5.2.1 25M时钟域电路设计 |
| 3.5.2.2 100M和33.333M时钟域电路设计 |
| 3.5.2.3 61.44M时钟域电路设计 |
| 3.6 电源小系统电路设计 |
| 3.6.1 电源需求 |
| 3.6.1.1 数字功耗评估 |
| 3.6.1.2 电源网络拓扑 |
| 3.6.2 电源芯片外围电路设计 |
| 3.6.2.1 开关电源芯片外围电路设计 |
| 3.6.2.2 LDO电源芯片外围电路设计 |
| 3.6.2.3 模块电源芯片外围电路设计 |
| 3.7 调试接口电路设计 |
| 3.8 小结 |
| 第4章 硬件PCB设计与可靠性设计 |
| 4.1 硬件PCB设计 |
| 4.1.1 PCB板材选择 |
| 4.1.1.1 板材的选择 |
| 4.1.1.2 铜箔的选择 |
| 4.1.1.3 半固化片的选择 |
| 4.1.1.4 板材可靠性 |
| 4.1.2 PCB布局叠层设计 |
| 4.1.2.1 板卡PCB布局设计 |
| 4.1.2.2 PCB叠层设计 |
| 4.1.3 PCB布线设计 |
| 4.1.3.1 布线规则设置 |
| 4.1.3.2 仿真指导布线 |
| 4.1.3.3 layout设计 |
| 4.2 可靠性设计 |
| 4.2.1 板卡散热设计 |
| 4.2.2 板卡可靠性设计 |
| 4.3 小结 |
| 第5章 功能测试与验证 |
| 5.1 板卡硬件测试 |
| 5.1.1 电源测试 |
| 5.1.2 时钟测试 |
| 5.1.3 启动测试 |
| 5.1.4 接口测试 |
| 5.2 CPLD编程和功能测试 |
| 5.3 硬件可靠性验证 |
| 5.3.1 单板可靠性测试 |
| 5.3.2 整机可靠性测试 |
| 5.4 小结 |
| 第6章 结论与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（7）基于FPGA的主板状态监测装置设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 本课题的研究进展 |
| 1.2.1 国外研究进展 |
| 1.2.2 国内研究现状 |
| 1.3 本课题主要研究内容及结构安排 |
| 第2章 状态监控装置需求分析与关键技术 |
| 2.1 需求分析 |
| 2.2 使用的主要技术及芯片介绍 |
| 2.2.1 JTAG规范 |
| 2.2.2 Xilinx Zynq-7000系列片上系统 |
| 2.2.3 OpenOCD (Open On-Chip Debugger) |
| 2.3 使用的开发工具介绍 |
| 2.3.1 Xilinx Vivado开发套件 |
| 2.3.2 嵌入式Linux开发套件PetaLinux |
| 2.4 小结 |
| 第3章 状态监控装置方案设计与实现 |
| 3.1 状态监控装置的整体方案设计 |
| 3.1.1 基础开发环境搭建 |
| 3.1.2 状态监控装置总体设计 |
| 3.2 状态监控装置整体方案实现 |
| 3.2.1 使用Vivado进行FPGA功能实现 |
| 3.2.2 使用PetaLinux生成启动文件 |
| 3.2.3 Xilinx Zynq-7000硬件平台实现 |
| 3.3 小结 |
| 第4章 状态监控装置性能与功能验证 |
| 4.1 测试环境介绍 |
| 4.2 电气性能验证 |
| 4.2.1 时钟信号测试 |
| 4.2.2 上电时序测试 |
| 4.2.3 功耗测试 |
| 4.3 应用功能验证 |
| 4.3.1 处理器调试模式和系统管理网络功能验证 |
| 4.3.2 Scan Dump功能验证 |
| 4.3.3 Memory Dump功能验证 |
| 4.3.4 DBGU＿SOC功能验证 |
| 4.3.5 DBGU＿CCX功能验证 |
| 4.4 实际状态监控案例介绍 |
| 4.5 小结 |
| 第5章 结论与展望 |
| 5.1 全文总结 |
| 5.2 下一步工作展望 |
| 参考文献 |
| 致谢 |
| 作者简历 |
（8）伽马-伽马对撞机读出电子学系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1. 粒子对撞机 |
| 1.2. 伽马-伽马对撞机 |
| 1.2.1. 伽马-伽马对撞机介绍 |
| 1.2.2. 我国正在预研的伽马-伽马对撞机 |
| 1.3. 本论文研究内容及结构安排 |
| 参考文献 |
| 第二章 γγ对撞机读出方案设计 |
| 2.1. γγ对撞机探测器介绍 |
| 2.2. 电子学读出需求 |
| 2.3. 国际上类似实验读出方案研究 |
| 2.3.1. 基于高速ADC的波形数字化技术 |
| 2.3.2. 基于SCAASIC的波形数字化技术 |
| 2.4. γγ对撞机读出电子学方案 |
| 2.5. 本章小结 |
| 参考文献 |
| 第三章 读出系统关键技术验证 |
| 3.1. 读出电子学设计 |
| 3.1.1. SCAASIC选型 |
| 3.1.2. ADC选型 |
| 3.1.3. 时钟部分设计 |
| 3.1.4. 模拟缓冲单元 |
| 3.1.5. FPGA选型和逻辑设计 |
| 3.1.6. 其他部分设计 |
| 3.1.7. 后端电子学 |
| 3.2. 电子学验证结果 |
| 3.2.1. 时钟测试 |
| 3.2.2. 通道噪声测试 |
| 3.2.3. SCA采样间隔测试 |
| 3.3. 本章小结 |
| 参考文献 |
| 第四章 方案原型读出电子学设计 |
| 4.1. 电子学系统设计 |
| 4.1.1. 前端电子学 |
| 4.1.2. 后端电子学 |
| 4.2. 数据采集软件设计 |
| 4.3. 电子学性能测试 |
| 4.3.1. 通道基线测试 |
| 4.3.2. 采样间隔测试 |
| 4.3.3. 光纤链路测试 |
| 4.3.4. 以太网数据传输测试 |
| 4.4. 本章小结 |
| 参考文献 |
| 第五章 探测器联调测试 |
| 5.1. 粒子甄别测试 |
| 5.2. 探测器系统联调测试 |
| 5.3. 本章小结 |
| 参考文献 |
| 第六章 总结与展望 |
| 6.1. 总结 |
| 6.2. 展望 |
| 附录1 前端电子学实物图 |
| 附录2 后端电子学实物图 |
| 致谢 |
| 在读期间发表的学术论文 |
（9）基于内存计算的海洋地震拖缆水上记录系统关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究课题背景 |
| 1.2 研究内容 |
| 1.3 研究意义 |
| 1.4 研究路线 |
| 1.5 国内外研究及发展现状 |
| 1.5.1 国外海洋地震勘探 |
| 1.5.2 国内海洋地震勘探 |
| 1.5.3 面向未来的地震勘探装备 |
| 1.6 文章结构 |
| 第2章 海洋地震勘探 |
| 2.1 地震勘探原理 |
| 2.1.1 反射波勘探法 |
| 2.1.2 陆地地震勘探原理 |
| 2.1.3 海洋地震勘探原理 |
| 2.2 海洋地震勘探数据 |
| 2.2.1 地震数据文件格式 |
| 2.2.2 真实的海洋地震数据 |
| 2.3 海洋地震勘探分辨率 |
| 2.3.1 横向分辨率 |
| 2.3.2 纵向分辨率 |
| 2.4 传统海洋地震勘探装备 |
| 2.4.1 水下拖缆系统 |
| 2.4.2 水上记录系统 |
| 2.4.3 数据传输协议 |
| 第3章 易于扩展的水上记录系统 |
| 3.1 国家重点研发项目 |
| 3.2 系统设计目标 |
| 3.2.1 软件可扩展 |
| 3.2.2 硬件可扩展 |
| 3.2.3 软硬件可扩展意义 |
| 3.3 系统构架分析 |
| 3.3.1 内存计算技术 |
| 3.3.2 数据传输协议 |
| 3.3.3 地震数据处理 |
| 3.4 易扩展型水上记录系统构架 |
| 3.4.1 数据接口中心 |
| 3.4.2 工作站 |
| 3.5 关键技术分析 |
| 第4章 通用型数据处理节点设计技术 |
| 4.1 通用型节点设计理论 |
| 4.1.1 虚拟仪器 |
| 4.1.2 数据处理模式 |
| 4.2 通用数据视角“通道时间谱” |
| 4.2.1 “通道时间谱”定义 |
| 4.2.2 “通道时间谱”应用示例 |
| 4.3 通用型数据接口 |
| 4.3.1 芯片级数据总线接口 |
| 4.3.2 电路板级硬件接口 |
| 4.4 通用型节点硬件设计 |
| 4.4.1 FPGA选型 |
| 4.4.2 MIFC接口电路 |
| 4.4.3 MIFC电源电路 |
| 4.4.4 MIFC时钟电路 |
| 4.4.5 辅助功能电路 |
| 第5章 节点间高速数据传输技术 |
| 5.1 SerDes传输链路 |
| 5.1.1 GTX收发器 |
| 5.1.2 收发器控制逻辑 |
| 5.2 PCIe传输链路 |
| 5.2.1 PCIe总线简介 |
| 5.2.2 PCIe协议结构 |
| 5.2.3 PCIe设备配置 |
| 5.2.4 PCIe中断机制 |
| 5.2.5 PCIe传输模式 |
| 5.2.6 DMA/Bridge SubsystemforPCIeIP核 |
| 5.3 FMC模块 |
| 5.3.1 FM-S14模块 |
| 5.3.2 FM-S18模块 |
| 5.3.3 EES-281模块 |
| 5.4 SFP模块 |
| 5.4.1 光纤选型 |
| 第6章 基于内存的数字逻辑硬件处理技术 |
| 6.1 内存读写小系统 |
| 6.1.1 内存接口模块 |
| 6.1.2 AXI互联器 |
| 6.1.3 DMA数据传输引擎 |
| 6.1.4 MicroBlaze软核 |
| 6.2 基于内存的虚拟FIFO |
| 6.2.1 虚拟FIFO控制器 |
| 6.2.2 示例应用 |
| 6.3 拖缆数据流合并 |
| 6.3.1 有序合并 |
| 6.3.2 无序合并 |
| 6.4 节点间内存共享 |
| 6.4.1 Chip2ChipIP核 |
| 6.4.2 内存共享 |
| 第7章 基于内存的分布式流处理软件技术 |
| 7.1 流处理软件 |
| 7.2 Hadoop分布式软件生态 |
| 7.2.1 Hadoop应用 |
| 7.3 流处理软件系统 |
| 7.3.1 软件框架选型 |
| 7.3.2 Spark Structured Streaming |
| 7.4 分布式数据库系统 |
| 7.4.1 行存储VS列存储 |
| 7.4.2 HBASE数据库系统 |
| 7.5 工作站软件系统 |
| 7.5.1 软件系统构架 |
| 7.5.2 数据结构 |
| 7.5.3 拖缆数据流处理 |
| 第8章 系统测试与讨论 |
| 8.1 测试平台 |
| 8.1.1 MIFC板 |
| 8.2 系统性能测试 |
| 8.2.1 数据接口中心性能 |
| 8.2.2 工作站性能 |
| 8.3 硬件扩展测试 |
| 8.3.1 图像显示 |
| 8.3.2 数据采集 |
| 8.4 软件系统测试 |
| 8.4.1 过滤 |
| 8.4.2 统计 |
| 8.4.3 排序 |
| 8.5 测试工作小结 |
| 第9章 总结与展望 |
| 9.1 工作总结 |
| 9.2 工作创新点 |
| 9.3 工作展望 |
| 参考文献 |
| 附录A 补充材料 |
| A.1 A型MIFC板 |
| A.2 B型MIFC板 |
| A.3 C型MIFC板 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（10）基于ATE的高性能FPGA测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 FPGA测试技术发展现状 |
| 1.3 FPGA测试分类 |
| 1.4 研究内容与组织结构 |
| 1.4.1 研究内容 |
| 1.4.2 论文组织结构 |
| 第2章 FPGA器件结构分析与故障分类 |
| 2.1 FPGA器件结构分析 |
| 2.1.1 逻辑资源CLB结构 |
| 2.1.2 输入/输出模块IOB结构 |
| 2.1.3 互连资源IR结构 |
| 2.2 FPGA器件故障分类 |
| 2.2.1 逻辑资源CLB故障 |
| 2.2.2 输入/输出模块IOB故障 |
| 2.2.3 互连资源IR故障 |
| 2.3 本章小结 |
| 第3章 FPGA器件测试方案总体设计 |
| 3.1 逻辑资源CLB测试 |
| 3.1.1 查找表LUT测试方法设计与仿真 |
| 3.1.2 触发器Flip Flop测试方法验证与仿真 |
| 3.1.3 快速进位逻辑Carry Logic测试方法验证与仿真 |
| 3.2 输入/输出模块IOB测试 |
| 3.2.1 IOB模块测试方法设计与仿真 |
| 3.3 互连资源IR测试 |
| 3.3.1 互连资源IR测试方法验证 |
| 3.4 本章小结 |
| 第4章 基于BC3192EX的 ATE测试系统 |
| 4.1 BC3192EX测试系统 |
| 4.1.1 系统硬件 |
| 4.1.2 系统软件 |
| 4.2 芯片测试通用接口板设计 |
| 4.3 本章小结 |
| 第5章 基于ATE测试系统的FPGA测试方法验证 |
| 5.1 FPGA测试方法验证 |
| 5.1.1 测试流程 |
| 5.1.2 测试结果分析 |
| 5.2 本章小结 |
| 第6章 结论与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 A |
| 在学期间的研究成果 |
| 致谢 |
四、Xilinx的FPGA平台计划（论文参考文献）
- [1]纳米SRAM型FPGA的单粒子效应及其加固技术研究[D]. 蔡畅. 中国科学院大学(中国科学院近代物理研究所), 2021(01)
- [2]STAR sTGC探测器系统研究[D]. 周爽. 中国科学技术大学, 2021(09)
- [3]CEE中飞行时间探测器原型电子学研究[D]. 鲁佳鸣. 中国科学技术大学, 2021
- [4]一种新的DRL算法的实现及硬件加速器研究[D]. 朱重阳. 电子科技大学, 2021(01)
- [5]基于PYNQ的图像分类识别技术研究与实现[D]. 杨雨诺. 南京邮电大学, 2020(03)
- [6]5G移动通信基站基带处理板卡数字硬件设计与实现[D]. 李鑫维. 中国科学院大学(中国科学院大学人工智能学院), 2020(04)
- [7]基于FPGA的主板状态监测装置设计与实现[D]. 刘建文. 中国科学院大学(中国科学院大学人工智能学院), 2020(04)
- [8]伽马-伽马对撞机读出电子学系统研究[D]. 朱丹阳. 中国科学技术大学, 2020(01)
- [9]基于内存计算的海洋地震拖缆水上记录系统关键技术研究[D]. 丁治国. 中国科学技术大学, 2020
- [10]基于ATE的高性能FPGA测试方法研究[D]. 刘媛媛. 北方工业大学, 2020(02)